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300MHz 带宽，140Mpts存储深度，最大2GS/s采样率，最大50万次/秒波形捕获率，256级辉度等级色温显示，10种一键操作       2015 年11月30日，深圳  鼎阳科技对外正式发布SDS2000X超级荧光示波器，成为X系列家族在2015年的收宫之作，同时，鼎阳科技宣布将工程师入门级示波器带宽定位为300MHz。       “随着示波器的普及程度越来越高，指标卓越、功能丰富的300MHz示波器的价格下降到２万以内，300MHz带宽正成为越来越多研发型公司的工程师日常使用的入门级示波器带宽。这是一个趋势，代表中国示波器技术最高水平的鼎阳科技SDS2304X示波器将引领这个趋势。”鼎阳科技副总裁汪进进先生对工程师调试使用的示波器的入门级带宽演变趋势作出上述判断。鼎阳科技在2014年发布了中国首款智能示波器，全球中端示波器的新标杆SDS3000系列，成功实现了国产示波器在中端示波器市场的破冰，创造了“智能示波器”的趋势。鼎阳科技在这个时间点发布SDS2000X系列示波器，并向工业市场重点推广300MHz的SDS2304X，这个动作看起来具有一定的颠覆性。鼎阳科技选择了“可以骄傲”这个广告词来渲染SDS2304X的颠覆性。 1可以骄傲的硬件指标       SDS2304X除了具有工业入门级的300MHz带宽和2GS/s的采样率之外，还具有140Mpts的存储深度，50万次/秒的波形捕获率，基于全新一代的SPO架构设计的硬件数字触发系统，触发抖动远小于传统基于模拟触发的示波器。   2可以骄傲的用户观察体验和操作体验       SDS2304X具有8英寸彩色高分辨率宽屏，方便同时观察4路信号; 更具有独特的256级辉度等级色温显示，利用波形颜色的冷暖来表征信号的出现概率; 将大多数工程师最常用的功能设计成10种一键操作方式。这些细节上的设计为用户带来了良好的波形观察体验和操作体验。 3可以骄傲的调试分析能力       中国首款智能示波器SDS3000系列颠覆了此前业内对示波器市场的划分。示波器一度被厂商划分为“观察型示波器”和“分析型示波器”，前者功能极其简单，主要只能用来观察波形，后者功能丰富，但价格昂贵。鼎阳科技借鉴了SDS3000的成功经验，在入门级示波器首度引入大量的调试和分析能力。这也创造了同类之最。       SDS2304X除了具有丰富的智能触发、串行总线触发和解码之外还支持顺序模式（Sequence），历史模式（History）、增强分辨率模式（ERES），硬件通过和失败测试（PASS/FAIL)，可集成25MHz 任意波形发生器（AWG）和16路数字通道（MSO），为深刻洞察信号提供了可能。 4可以骄傲的实惠价格     这样一款性能指标卓越的300MHz示波器的公开定价在2万元以内，充分彰显了鼎阳科技要实现在工业市场和国际巨头Tek，Keysight一决高低的雄心。 据了解，SDS2304X定位的主要型号是Tek的MDO3034和KeySight的DSOX3304A。   5所有X系列产品都兼容鼎阳云实验室系统       X系列产品是鼎阳科技13年来专业专注于通用电子测试测量领域，厚积薄发，实施精品战略以来的系列精品。在继承了鼎阳产品测量精准和性能稳定的基础上，X系列产品创新性地与互联网融合，全面兼容鼎阳云实验室系统。基于云实验室系统的“鼎阳云联盟”，可以实现不同高校、不同校区之间的教学资源共享和交流。 和SDS2304X同期发布的SDS2000X系列除了300MHz 带宽之外，还有70MHz,100MHz和200MHz型号。此外，鼎阳科技还发布了面向教育市场的SDS2000X-E系列。具体SDS2000X和SDS2000X-E系列的详细信息，请点击微信下方的“阅读原文”。

相信很多初接触RS触发器的朋友都遇到过这样的问题。已知输出与输入的关系，但根据关系来看，得出的两个输出关系却是互相矛盾的，数值来自于资料，存在错误的可能性不大，那么这究竟是怎么一回事呢？小编就讲在本文中为大家解答这个问题。 为什么RS触发器的R=0、S=1、Qn=1、Qn+1和Qn+1非都为1？如果按照如上所说，那么次态的两个输出似乎会是相反的，这是怎么回事呢？ 要想进行分析，首先要对RS触发器的逻辑方程说起。根据前提条件中给出几个数值，可以得到四种输出与输入的关系：当R端有效（0），S端无效时（1），则Q=0，Q非=1，触发器置0:2。当R端无效（1）、S端有效时（0），则Q=1，Q非=0，触发器置1。RS触发器如上所述，当触发器的两个输入端加入不同逻辑电平时，它的两个输出端Q和Q非有两种互补的稳定状态。 一般规定触发器Q端的状态作为触发器的状态。通常称触发器处于某种状态，实际是指它的Q端的状态。Q=1、Q非=0时，称触发器处于1态，反之触发器处于0态。S=0，R=1使触发器置1，或称置位。因置位的决定条件是S=0，故称S端为置1端。R=0，S=1时，使触发器置0，或称复位。同理，称R端为置0端或复位端。若触发器原来为1态，欲使之变为0态，必须令R端的电平由1变0，S端的电平由0变1。这里所加的输入信号（低电平）称为触发信号，由它们导致的转换过程称为翻转。由于这里的触发信号是电平，因此这种触发器称为电平控制触发器。 从功能方面看，它只能在S和R的作用下置0和置1，所以又称为置0置1触发器，或称为置位复位触发器。由于置0或置1都是触发信号低电平有效，因此，S端和R端都画有小圆圈。当RS端均无效时，触发器状态保持不变。触发器保持状态时，输入端都加非有效电平（高电平），需要触发翻转时，要求在某一输入端加一负脉冲，例如在S端加负脉冲使触发器置1，该脉冲信号回到高电平后，触发器仍维持1状态不变，相当于把S端某一时刻的电平信号存储起来，这体现了触发器具有记忆功能。 当RS端均有效时，触发器状态不确定。在此条件下，两个与非门的输出端Q和Q非全为1，在两个输入信号都同时撤去（回到1）后，由于两个与非门的延迟时间无法确定，触发器的状态不能确定是1还是0，因此称这种情况为不定状态，这种情况应当避免。从另外一个角度来说，正因为R端和S端完成置0、置1都是低电平有效，所以二者不能同时为0。此外，还可以用或非门的输入、输出端交叉连接构成置0、置1触发器。这种触发器的触发信号是高电平有效，因此在逻辑符号的S端和R端没有小圆圈。 本文主要对在接触RS触发器初期的一个常见疑惑进行了解答。对RS触发器不了解的人来说，很容易混淆输出与输入的关系，从而造成自相矛盾的情况。希望大家在阅读过本篇文章之后能够理清RS触发器的输出与输出的关系，活学活用文中的知识。 AO-Electronics 傲壹电子 官网： www.aoelectronics.com 中文网：www.aoelectronics.cn

面是本人使用51单片机的一点经验，写出来分享，请批评指正   51单片机的外部中断有两种触发方式可选：电平触发和边沿触发。选择电平触发时，单片机在每个机器周期检查中断源口线，检测到低电平，即置位中断请求标志，向CPU请求中断。选择边沿触发方式时，单片机在上一个机器周期检测到中断源口线为高电平，下一个机器周期检测到低电平，即置位中断标志，请求中断。   这个原理很好理解。但应用时需要特别注意的几点：   1)  电平触发方式时，中断标志寄存器不锁存中断请求信号。也就是说，单片机把每个机器周期的S5P2采样到的外部中断源口线的电平逻辑直接赋值到中断标志寄存器。标志寄存器对于请求信号来说是透明的。这样当中断请求被阻塞而没有得到及时响应时，将被丢失。换句话说，要使电平触发的中断被CPU响应并执行，必须保证外部中断源口线的低电平维持到中断被执行为止。因此当CPU正在执行同级中断或更高级中断期间，产生的外部中断源(产生低电平)如果在该中断执行完毕之前撤销(变为高电平)了，那么将得不到响应，就如同没发生一样。同样，当CPU在执行不可被中断的指令(如RETI)时，产生的电平触发中断如果时间太短，也得不到执行。   2)  边沿触发方式时，中断标志寄存器锁存了中断请求。中断口线上一个从高到低的跳变将记录在标志寄存器中，直到CPU响应并转向该中断服务程序时，由硬件自动清除。因此当CPU正在执行同级中断(甚至是外部中断本身)或高级中断时，产生的外部中断(负跳变)同样将被记录在中断标志寄存器中。在该中断退出后，将被响应执行。如果你不希望这样，必须在中断退出之前，手工清除外部中断标志。   3) 中断标志可以手工清除。一个中断如果在没有得到响应之前就已经被手工清除，则该中断将被CPU忽略。就如同没有发生一样。   4) 选择电平触发还是边沿触发方式,TCON 控制寄存器  设置。应从系统使用外部中断的目的上去考虑，而不是如许多资料上说的根据中断源信号的特性来取舍。比如，有的书上说(《Keil  C51使用技巧及实战》)，就有类似的观点。 更多嵌入式Linux应用开发班、Android驱动实训班、ARM11驱动、C语言、JAVA语言培训、单片机综合开发班、FPGA设计、DSP实训、电子基础（数电模电) PCB画板一系列课程的学习请咨询付老师：电话18126751233，QQ2715307336。  

1.1 建立时间和保持时间： 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数据同样不能被打入触发器。 数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。 PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间 注：在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。 建立时间的约束和时钟周期有关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期无关的参数，如果设计不合理，使得布局布线工具无法布出高质量的时钟树，那么无论如何调整时钟频率也无法达到要求，只有对所设计系统作较大改动才有可能正常工作，导致设计效率大大降低。因此合理的设计系统的时序是提高设计质量的关键。在可编程器件中，时钟树的偏斜几乎可以不考虑，因此保持时间通常都是满足的。     1.2 FPGA中的竞争和冒险现象 信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在"冒险"。（与分立元件不同，由于PLD内部不存在寄生电容电感，这些毛刺将被完整的保留并向下一级传递，因此毛刺现象在PLD、FPGA设计中尤为突出）是一个逻辑冒险的例子，从图3的仿真波形可以看出，"A、B、C、D"四个输入信号经过布线延时以后，高低电平变换不是同时发生的，这导致输出信号"OUT"出现了毛刺。（我们无法保证所有连线的长度一致，所以即使四个输入信号在输入端同时变化，但经过PLD内部的走线，到达或门的时间也是不一样的，毛刺必然产生）。可以概括的讲，只要输入信号同时变化，（经过内部走线）组合逻辑必将产生毛刺。 将它们的输出直接连接到时钟输入端、清零或置位端口的设计方法是错误的，这可能会导致严重的后果。 所以我们必须检查设计中所有时钟、清零和置位等对毛刺敏感的输入端口，确保输入不会含有任何毛刺 冒险往往会影响到逻辑电路的稳定性。时钟端口、清零和置位端口对毛刺信号十分敏感，任何一点毛刺都可能会使系统出错，因此判断逻辑电路中是否存在冒险以及如何避免冒险是设计人员必须要考虑的问题。 如何处理毛刺 我们可以通过改变设计，破坏毛刺产生的条件，来减少毛刺的发生。例如，在数字电路设计中，常常采用格雷码计数器取代普通的二进制计数器，这是因为格雷码计数器的输出每次只有一位跳变，消除了竞争冒险的发生条件，避免了毛刺的产生。 毛刺并不是对所有的输入都有危害，例如D触发器的D输入端，只要毛刺不出现在时钟的上升沿并且满足数据的建立和保持时间，就不会对系统造成危害，我们可以说D触发器的D输入端对毛刺不敏感。 根据这个特性，我们应当在系统中尽可能采用同步电路，这是因为同步电路信号的变化都发生在时钟沿，只要毛刺不出现在时钟的沿口并且不满足数据的建立和保持时间，就不会对系统造成危害。 （由于毛刺很短，多为几纳秒，基本上都不可能满足数据的建立和保持时间） 去除毛刺的一种常见的方法是利用D触发器的D输入端对毛刺信号不敏感的特点，在输出信号的保持时间内，用触发器读取组合逻辑的输出信号，这种方法类似于将异步电路转化为同步电路。 如前所述，优秀的设计方案，如采用格雷码计数器，同步电路等，可以大大减少毛刺，但它并不能完全消除毛刺。 毛刺并不是对所有输入都有危害，例如D触发器的D输入端，只要毛刺不出现在时钟的上升沿并且满足数据的建立和保持时间，就不会对系统造成危害。因此我们可以说D触发器的D输入端对毛刺不敏感。但对于D触发器的时钟端，置位端，清零端，则都是对毛刺敏感的输入端，任何一点毛刺就会使系统出错，但只要认真处理，我们可以把危害降到最低直至消除。下面我们就对几种具体的信号进行探讨。     1.3 清除和置位信号在FPGA的设计中，全局的清零和置位信号必须经过全局的清零和置位管脚输入，因为他们也属于全局的资源，其扇出能力大，而且在FPGA内部是直接连接到所有的触发器的置位和清零端的，这样的做法会使芯片的工作可靠、性能稳定，而使用普通的IO脚则不能保证该性能。 在FPGA的设计中，除了从外部管脚引入的全局清除和置位信号外在FPGA内部逻辑的处理中也经常需要产生一些内部的清除或置位信号。清除和置位信号要求象对待时钟那样小心地考虑它们，因为这些信号对毛刺也是非常敏感的。 在同步电路设计中，有时候可以用同步置位的办法来替代异步清0。在用硬件描述语言的设计中可以用如下的方式来描述： 异步清0的描述方法： process(rst,clk) begin if rst=’1’ then count=(others=’0’); elsif clk’event and clk=’1’ then count=count+1; end if; end process; 同步清0的描述方法： process begin wait until clk’event and clk=’1’; if rst=’1’ then count=(others=’0’); else count=count+1; end if; end process;     1.4 触发器和所存器： 我们知道，触发器是在时钟的沿进行数据的锁存的，而所存器是用电平使能来锁存数据的。所以触发器的Q输出端在每一个时钟沿都会被更新，而所存器只能在使能电平有效器件才会被更新。在FPGA设计中建议如果不是必须那么应该尽量使用触发器而不是所存器。 那么在使用硬件描述语言进行电路设计的时候如何区分触发器和所存器的描述方法哪？其实有不少人在使用的过程中可能并没有特意区分过，所以也忽略了二者在描述方法上的区别。下面是用VHDL语言描述的触发器和所存器以及综合器产生的电路逻辑图。 触发器的语言描述： process begin wait until clk’event and clk=’1’; q=d; end process; 所存器的语言描述： process(en,d) begin if en=’1’ then q=d; end if; end process; 由上述对Latch的描述可见，其很容易于选择器的描述相混淆，用VHDL语言对选择器的描述方法如下： process(en,a,b) begin if en=’1’ then q=a; else q=b; end if; end process;     2 FPGA/CPLD中的一些设计方法 2.1 FPGA设计中的同步设计 异步设计不是总能满足(它们所馈送的触发器的)建立和保持时间的要求。因此，异步输入常常会把错误的数据锁存到触发器，或者使触发器进入亚稳定的状态,在该状态下，触发器的输出不能识别为l或0。如果没有正确地处理，亚稳性会导致严重的系统可靠性问题。 另外，在FPGA的内部资源里最重要的一部分就是其时钟资源（全局时钟网络），它一般是经过FPGA的特定全局时钟管脚进入FPGA内部，后经过全局时钟BUF适配到全局时钟网络的，这样的时钟网络可以保证相同的时钟沿到达芯片内部每一个触发器的延迟时间差异是可以忽略不计的。 在FPGA中上述的全局时钟网络被称为时钟树，无论是专业的第三方工具还是器件厂商提供的布局布线器在延时参数提取、分析的时候都是依据全局时钟网络作为计算的基准的。如果一个设计没有使用时钟树提供的时钟，那么这些设计工具有的会拒绝做延时分析有的延时数据将是不可靠的。 在我们日常的设计中很多情形下会用到需要分频的情形，好多人的做法是先用高频时钟计数，然后使用计数器的某一位输出作为工作时钟进行其他的逻辑设计。其实这样的方法是不规范的。比如下面的描述方法： process begin wait until clk’event and clk=’1’; if fck=’1’ then count=(others=’0’); else count=count+1; end if; end process; process begin wait until count(2)’event and count(2)=’1’ ; shift_reg=data; end process; 在上述的第一个process电路描述中，首先计数器的输出结果（count(2)）相对于全局时钟clk已经产生了一定的延时（延时的大小取决于计数器的位数和所选择使用的器件工艺）；而在第二个process中使用计数器的bit2作为时钟，那么shift_reg相对于全局clk的延时将变得不好控制。布局布线器最终给出的时间分析也是不可靠的。这样产生的结果波形仿真如下图所示： 正确的做法可以将第二个process这样来写。 process begin wait until clk’event and clk=’1’ ; if count(2 downto 0)=”000” then shift_reg=data; end if; end process; 或者分成两步来写： process(count) begin if count(2 downto 0)=”000” then en=’1’; else en=’0’; end if; end process; process begin wait until clk’event and clk=’1’ ; if en=’1’ then shift_reg=data; end if; end process; 这样做是相当于产生了一个8分频的使能信号，在使能信号有效的时候将data数据采样到shift_reg寄存器中。但此种情形下shift_reg的延时是相对于全局时钟clk的。下面的图形更能看得清楚。     2.2 FPGA设计中的延时电路的产生： 在日常的电路设计中，有时候我们需要对信号进行延时处理来适应对外接口的时序关系，最经常也是最典型的情况是做处理机的接口；因为与处理的接口时序关系是异步的，而一个规范的FPGA设计应该是尽可能采用同步设计。那么遇到这种情况该如何处理呢？ 首先在FPGA中要产生延时，信号必须经过一定的物理资源。在硬件描述语言中有关键词Wait for xx ns，需要说明的是该语法是仅仅用于仿真而不能用于综合的，可综合的延时方法有： 使信号经过逻辑门得到延时（如非门）；? 使用器件提供的延时单元（如Altera公司的LCELL，Xilinx公司的）；? 注意：当使用多级非门的时候综合器往往会将其优化掉，因为综合器会认为一个信号非两次还是它自己。 需要说明的是在FPGA/CPLD内部结构是一种标准的宏单元，下图是Xilinx公司的Spartans II系列器件的一个标准宏单元。虽然不同的厂家的芯片宏单元的结构不同，但概括而言都是由一些组合逻辑外加一或二个触发器而构成。在实际应用中，当一个模块内的组合逻辑被使用了那么与其对应的触发器也就不能用了；同样如果触发器单元被用了那么组合逻辑单元也就废了。这就是有时候（特别是使用CPLD）虽然设计使用的资源并不多但布局布线器却报告资源不够使用的原因。 现面的一个例子是前一段时间我在公司遇到的一个设计。设计使用Altera公司的EPM7256型号的CPLD。该设计实际使用的寄存器资源只有109个，占整个器件资源的42%。可是该设计使用了如下图所示的延时方法来做处理器接口的时序： 在该电路的设计中使用了大量的LCELL来产生100多纳秒的延时，这样做的后果是虽然整个电路的触发器资源只使用了42%，可是用MaxplusII进行布局布线已经不能够通过了。而且我怀疑经过这么多逻辑的延时后所产生的信号还能保持原来的性能不。 当需要对某一信号作一段延时时，初学者往往在此信号后串接一些非门或其它门电路，此方法在分离电路中是可行的。但在ＦＰＧＡ中，开发软件在综合设计时会将这些门当作冗余逻辑去掉，达不到延时的效果。用ALTERA公司的MaxplusII开发ＦＰＧＡ时，可以通过插入一些ＬＣＥＬＬ原语来产生一定的延时，但这样形成的延时在ＦＰＧＡ芯片中并不稳定，会随温度等外部环境的改变而改变，因此并不提倡这样做。在此，可以用高频时钟来驱动一移位寄存器，待延时信号作数据输入，按所需延时正确设置移位寄存器的级数，移位寄存器的输出即为延时后的信号。此方法产生的延时信号与原信号比有误差，误差大小由高频时钟的周期来决定。对于数据信号的延时，在输出端用数据时钟对延时后信号重新采样，就可以消除误差。

无论是否从事设计、调试或者测试工作，这份全面的评测都将帮助你选择一款如你所需的高性价比的示波器 无论你是经常还是偶尔使用示波器，选择一款如你所需的合适示波器都是非常必要的。当市场上只有模拟示波器的时候，我们可选择的余地很小。但是在今天日益扩展的数字世界中，示波器的显示性能在很大程度上取决于数字处理算法。而且，示波器的功能也更加强大，例如能够进行自动测量和内部分析，这些都为用户节省了测试时间，降低了工作复杂度。 为何选择MSO MSO（mixed signal oscilloscope，混合信号示波器）从某种意义上说可以真正取代传统的数字示波器，因为MSO除了能够显示柱状图、波形函数、FFT和眼图之外，同样还具有模拟分析功能，例如标准的时间与电压测量功能，可以测量上升/下降时间、频率和过冲幅度。MSO也具有基本的数字时序分析功能和深度存储能力。 MSO非常适合两种主要的测量应用： 包含较慢的模拟信号与较快的数字信号的真实混合信号环境； 需要观察总线上多个数字通道之间的时序关系，同时要保证多个信号完整性的纯数字测量环境。 现在的市场上有多种混合信号示波器，但是如果系统地进行评估（参见图1），那么你不难选择出最能够满足你测量要求的示波器。 图1 逐步的分析有助于搞清楚示波器的选择过程 带宽是所有示波器最重要的一个指标，因为带宽决定了你能够以所需的逼真度显示的最高频率。而且，带宽对示波器的价格影响很大。我们已经进入示波器数字化的时代，示波器的带宽不再仅仅是指模拟放大器本身的带宽。为了确保所选择的示波器为应用提供足够的带宽，你必须仔细考虑目前和今后将会观察的信号频率。 上升时间决定了示波器带宽需求的下限。假设最小的信号带宽=0.5/（信号上升时间）。为了对信号进行精确的观察和测量，示波器的带宽至少应该比上述频率值大三倍。也就是说： 信号带宽≥0.5/（信号上升时间） 示波器带宽≥3×信号带宽 需要多少通道 乍一看来，通道数量似乎是一个简单的问题。然而，对于如今的数字电路设计者来说，传统的2通道和4通道示波器常常无法为触发和观察所有感兴趣的信号提供足够的通道。 而MSO除了具备常规示波器的两个或四个模拟通道之外，还具有多个逻辑时序通道。例如，安捷伦推出的54832D混合信号示波器就是一种全功能示波器，除了具有四个模拟通道之外还有16个逻辑时序通道，能够提供多达20个通道的时序触发、采集和显示功能。 尽管很多通用示波器的用户通常使用边沿触发功能，但是某些应用需要进行条件触发，以便将用户希望观察的事件隔离开。例如，在某些数字应用中，对多个通道上出现的特定矢量进行触发是非常必要的。以前的办法是，将一个示波器与一台逻辑分析仪结合使用，将它们各自的输入/输出触发信号连接起来，实现两台仪器的交叉触发。 为了简化对串行总线的测量，某些示波器已经能够对标准串行协议，例如SPI、CAN、USB、I2C和LAN进行触发。这些高级的触发功能大大节省了日常调试工作所需的时间。 下面以常见的SDRAM应用为例，介绍在日常调试工作中如何使用MSO。要想把SDRAM的一个写周期隔离出来，必须对RAS、CAS、WE、CS和时钟共5个不同信号的组合进行触发。因此一台常规的四通道示波器是无法胜任的。如果采用MSO，将其逻辑时序通道设置为触发RAS高电平、CAS低电平、WE高电平和CS高电平，同时采用一个模拟示波器通道观察和触发时钟的上升沿，就可以完成这一工作。在逻辑分析仪与示波器相结合的方案中，逻辑分析仪和示波器只能交叉触发，而MSO则不同，它能够在所有的示波通道和逻辑通道之间进行全带宽触发。 选择多大的采样率 对于采用数字重构（例如sin(x)/x插值）形式的示波器而言，如果你想要在全示波器带宽下使用各个通道，那么所需的采样率至少是示波器带宽的4倍。如今大多数的示波器都采用了某种形式的数字重构功能，但是对于没有这一功能的示波器来说，这一倍数实际上达到了10倍。 大多数示波器也采用了某种形式的A/D转换器交叉，即将两个通道的转换器组合起来对一个通道进行采样，从而使2通道或者4通道示波器中一个通道的采样率增大了一倍。示波器公开的使用说明书上可能引用了这一最大采样率，而没有指出这一采样率只对一个通道有效。如果你想购买一台四通道示波器，那么你很有可能希望多个通道都具有全带宽功能。 另外一种判断采样率的方法就是看两个采样点之间希望达到的分辨率。我们可以把采样率简单地看成是所需分辨率的倒数。例如，如果你需要在两点之间达到1ns的分辨率，那么得到这一分辨率的采样率为1/(1 ns)，即每秒1G次采样。 选择多大的存储深度 先进的存储技术使用户能够对存储在存储器中的采集数据进行很多后处理工作，例如捕捉波形、放大波形观察细节、进行数学运算和测量等工作。 最新的示波器技术能够为用户提供又快又深的存储器。然而在使用第一代深存储示波器时的情况则截然不同，用户必须针对特定的测量工作估计他所需的存储器容量。如果用户估计错误，那么用户必须进一步增大存储器，重新进行测量，这是非常费时的过程。判断所需存储深度的一个经验方法是： * 存储深度 ≥采样率×屏幕刷新所需的最大时间 搞清楚示波器使用所存储信息的方式是很重要的。人们通常认为，示波器的最大采样率适用于包括低频/慢扫描速度在内的所有时基设置上，这样一来示波器所需的存储器容量将大的惊人，没有人会买的起。因为存储深度总是有限的，当把时基设置为较慢的扫描速度时，所有的示波器都必须降低采样率。换句话说，示波器的存储深度越深，能够在任意给定采样率下捕捉到的时间间隔越长。 由于响应速度较慢，示波器厂商常常限制用户只能在某种特殊模式下使用深度存储器，因此只有当深度存储非用不可时测试工程师才会用到它。尽管近些年来示波器厂商已经在深度存储架构方面有所进展，但是某些示波器在工作时仍然比较慢而且费时。在购买示波器之前，一定要考察示波器在最深的存储设置下的响应特性。 如何分析波形 自动测量和内置的分析功能能够节省测试时间，简化测试工作。数字化的示波器所具有的测量特性和分析功能常常是模拟示波器所不具备的。 数学函数包括加法、减法、乘法、除法、积分和微分。测量统计（求最大值，最小值和平均值）功能减少了测量的不确定性，有利于用户分析噪声和时序容限。很多数字示波器还具有FFT功能。 在某些用户感兴趣的波形分析功能方面，示波器厂商也在中高档示波器中为用户提供了更灵活的选择。某些厂商提供了软件包，使用户能够定制复杂的测量任务，直接从示波器的用户界面上进行数学运算和后期处理。这样就不再需要把示波器的数据传送到外部PC上进行处理，大大节省了波形分析的时间。 在试验台上进行检查 当你考虑了上述所有的问题之后，你可选择的示波器可能只剩下两到三种了。接下来就是要进行试验，进行逐个对比。在试验台上测试几个例子，观察波形，这样有助于你选择能够满足你所需要的最佳示波器。 某些示波器厂商通常会给可能的购买者送一台示波器进行试用。如果将备选的示波器借来几天，那么就有足够的时间对其进行彻底的评价。对每台示波器进行试用时要考察的两个重要因素就是易用性和显示响应速度。 当评价示波器的易用性时，要注意它是否为各种常用的调节功能，例如垂直敏感度、时基速度、扫描行程和触发电平等，设置专用的旋钮。观察你从一个操作到下一个操作需要触动多少个旋钮。看一看你是否能够凭直觉操作示波器而同时把你的注意力集中在待测电路上，这一点也非常重要。 当你不断改变示波器的步调时，注意显示响应的速度，这个指标对于使用示波器检测应用系统或者采集大量的数据非常关键。当你改变每段的电压或者时间标度，或者改变存储深度，或者信号位置时，注意观察示波器显示屏的响应速度。在各种测量功能下测试这一响应速度，观察其是否存在明显较慢的情况。其他需要考虑的问题还有示波器厂商提供的探头的性能，以及包括GPIB、RS-232、LAN和USB接口在内的互连问题。