tag 标签: CDR

相关博文
  • 热度 2
    2017-10-16 11:51
    5134 次阅读|
    0 个评论
    对于高速的串行总线来说,一般情况下都是通过数据编码把时钟信息嵌入到传输的数据流里,然后在接收端通过时钟恢复把时钟信息提取出来,并用这个恢复出来的时钟对数据进行采样,因此时钟恢复电路对于高速串行信号的传输和接收至关重要。 CDR 电路原理 时钟恢复的目的是跟踪上发送端的时钟漂移和一部分抖动,以确保正确的数据采样。时钟恢复电路( CDR : Clock Data Recovery )一般都是通过 PLL ( Phase lock loop )的方式实现,如下图 所示。输入的数字信号和 PLL 的 VCO ( Voltage-controlled oscillator ,压控振荡器   )进行鉴相比较,如果数据速率和 VCO 的输出频率间有频率差就会产生相位差的变化,鉴相器对这个相位误差进行比较并转换成相应的电压控制信号,电压控制信号经过滤波器滤波后产生对 VCO 的控制信号从而调整 VCO 的输出时钟频率。使用滤波器的目的是把快速的相位变化信息积分后转换成相对缓慢的电压变化以调整 VCO 的输出频率,这个滤波器有时又称为环路滤波器,通常是一个低通的滤波器。通过反复的鉴相和调整,最终 VCO 的输出信号频率和输入的数字信号的变化频率一致,这时 PLL 电路就进入锁定状态。 环路带宽对眼图、抖动测量的影响 值得注意的是,在真实的情况下,输入的数字信号并不是一个纯净的信号,而是包含了不同频率成分的抖动。对于低频的抖动来说,其造成的是数据速率的缓慢变化,如果这个缓慢变化的频率低于环路滤波器的带宽,输入信号抖动造成的相位变化信息就可以通过环路滤波器从而产生对 VCO 输出频率的调整,这时 VCO 的输出时钟中就会跟踪上输入信号的抖动。而如果输入信号中抖动的频率比较高,其造成的相位变化信号不能通过环路滤波器,则 VCO 输出的时钟中就不会有随输入信号一起变化的抖动成分 , 也就是说输入信号中的高频抖动成分被 PLL 电路过滤掉了。 如下图 所示,我们通常会用 PLL 电路的 JTF ( Jitter Transfer Function ,抖动传递函数)曲线描述 PLL 电路对于不同频率抖动的传递能力。 JTF 曲线通常是个低通的特性,反映了 PLL 电路对于低频抖动能很好跟踪而对高频抖动跟踪能力有限的特性。 对于低频的抖动, PLL 电路能够很好地跟踪,恢复出来的时钟和被测信号一起抖动。如果接收端的芯片用这个恢复时钟为基准对输入信号进行采样,由于此时时钟和被测信号一起抖动,所以这种低频的抖动不会被观察到,对于数据采样的建立保持时间也没有太大影响。 相反地,高频的抖动会被 PLL 电路过滤掉,因此输出的时钟里不包含这些高频的抖动成分。如果用这个时钟对数据信号进行采样,就会观察到输入信号里明显的抖动。接收端用恢复时钟进行采样时能够看到的抖动与抖动频率间的关系有时我们会用 OJTF ( Observed Jitter Transfer Function ,观察到的抖动传递函数)曲线来描述,其随频率的变化曲线正好 JTF 曲线相反。 正因为时钟恢复电路对于低频抖动的跟踪特性,因此很多高速串行总线的接收芯片对于低频抖动的容忍能力会远远超过对高频抖动的容忍能力。下图 是 USB3.0 总线对于接收端芯片对于不同频率抖动容忍能力的要求的一条曲线,可以看到其对低频的容忍能力非常大,甚至可以远超过 1 个 UI (数据比特宽度)。 时钟恢复电路的 PLL 的环路带宽设置不同,对于不同频率抖动跟踪能力也不一样。一般情况下, PLL 的带宽设置越窄,恢复出来的时钟越纯净,但是对于抖动的跟踪能力越弱,用这个时钟为基准对数据做采样时看到的信号上的抖动会越多,看到的信号的眼图会越恶劣;相反,如果 PLL 的带宽设置越宽,对于抖动的跟踪能力越强,恢复出来的时钟和信号的抖动越接近,用这个时钟为基准对数据做采样时看到的信号上的抖动会越少,看到的信号的眼图会越好。下图 反映出的就是不同的 PLL 带宽设置对于恢复时钟抖动和以这个恢复时钟为基准对信号进行采样时看到的眼图的情况。 测试中时钟恢复方式的选择 通过前面的介绍可以看到,眼图和抖动都是相对量,对于同一个信号,以什么时钟为基准看到的效果是不一样的。那么对于一个高速串行信号的眼图或者抖动测量来说,应该以什么样的时钟为基准呢?或者说应该把时钟恢复的环路带宽设置为多少呢?答案就是尽量参考接收端芯片的时钟恢复情况。 即使对于一个从发送器直接发送出来的信号的眼图和抖动的测量,我们关心的也是这个信号进入到接收芯片内部后接收芯片经时钟恢复后看到的眼图是什么样的,所以在进行发送端的信号质量测试时也会尽量模拟接收端的时钟恢复方式,否则测量到的结果可能是不真实的。不同的总线对于接收端时钟恢复的环路带宽甚至滤波器的形状都有要求,比如光通信中常数据速率的 1/1667 或者 1/2500 做为环路带宽,而 PCI-E 、 USB3.0 、 SATA 等总线都有自己定义的环路带宽要求。 为了方便针对不同总线进行测试,测试仪表不但需要有时钟恢复能力,还需要能够根据不同总线的要求设置合适的环路带宽。很多实时示波器会用软件的方法进行时钟恢复,环路带宽的设置相对灵活一些;而采样示波器或者误码仪会用到专门的硬件时钟恢复电路,这时就需要时钟恢复电路最好能有环路带宽的调整能力以适应不同的测试标准
  • 热度 12
    2017-6-5 13:39
    1472 次阅读|
    0 个评论
    对于数字电路来说,目前绝大部分的场合都是采用同步逻辑电路,而同步逻辑电路中必不可少的就是时钟。数字信号的可靠传输依赖于准确的时钟采样,一般情况下发送端和接收端都需要使用相同频率的工作时钟才可以保证数据不会丢失(有些特殊的应用中收发端可以采用大致相同频率工作时钟,但需要在数据格式或协议层面做些特殊处理)。为了把发送端的时钟信息传递到接收端以进行正确的信号采样,数字总线采用的时钟分配方式大体上可以分为3类,各有各的应用领域。 并行时钟 传统的并行总线使用一路时钟和多路信号线进行数据传输,如PCI总线、大部分CPU、DSP的本地总线等。这些总线工作时有一个系统时钟,数据的发出和接收都是在时钟的有效沿进行。下图是个采用并行时钟的总线例子。 为了保证接收端在时钟有效沿时采集到正确的数据,通常都有建立/保持时间的要求,以避免采到数据线上跳变时不稳定的状态,因此这种总线对于时钟和数据线间走线长度的差异都有严格要求。这种并行总线在使用中最大的挑战是当总线时钟速率超过几百MHz后就很难再提高了,因为其很多根并行线很难满足此时苛刻的走线等长的要求,特别是当总线上同时挂有多个设备时。 嵌入式时钟 为了解决并行总线工作时钟频率很难提高的这个问题,一些系统和芯片的设计厂商提出了嵌入式时钟的概念。其思路首先是把原来很多根的并行线用一对或多对高速差分线来代替,节省了布线空间;然后把系统的时钟信息通过数据编码的方式嵌在数据流里,省去了专门的时钟走线。信号到了接收端,接收端采用相应的CDR(clock-data recovery)电路把数据流中内嵌的时钟信息提取出来再对数据采样。下图是个采用嵌入式时钟的总线例子。 这种方法由于不需要单独的时钟走线,各对差分线可以采用各自独立的CDR电路,所以对各对线的等长要求不太严格(即使要求严格也很容易实现,因为走线数量大大减少,而且信号都是点对点传输)。为了把时钟信息嵌在数据流里,需要对数据进行编码,比较常用的编码方式如ANSI的8b/10b编码,64b/66b编码、曼彻斯特编码以及对数据进行加扰等。目前流行的PCI-E、SATA、FC、XAUI、DP等都是采用的ANSI 的8b/10b编码。 嵌入式时钟结构的关键在于CDR电路,CDR的工作原理如下图所示。CDR通常是用一个PLL电路实现,可以从数据中提取时钟。PLL电路通过鉴相器(Phase Detector)比较输入信号和本地VCO(压控振荡器)间的相差,并把相差信息通过环路滤波器(Filter)滤波后转换成低频的对VCO的控制电压信号,通过不断的比较和调整最终实现本地VCO对输入信号的时钟锁定。 采用这种时钟恢复方式后,由于CDR能跟踪上数据中的一部分低频抖动,所以数据传输中增加的低频抖动对于接收端采样影响不大,因此更适于长距离传输。(不过由于受到环路滤波器带宽的限制,数据线上的高频抖动仍然会对接收端采样产生比较大的影响。) 采用嵌入式时钟的缺点在于电路的复杂度增加,而且由于数据编码需要一些额外开销,降低了总线效率。 前向时钟 随着技术的发展,一些对总线吞吐速率和效率要求更高的应用中开始采用另一种时钟分配方式,即前向时钟(Forward Clocking)。前向时钟的实现得益于DLL (delay locked loop)电路的成熟。DLL电路最大的好处是可以很方便地用成熟的CMOS工艺大量集成,而且不会增加抖动。目前很多FPGA芯片如Xilinx公司Spartan/Virtex系列和Altera公司的Stratix系列FPGA内部都集成了大量的DLL电路。 下图是一个前向时钟的典型应用:总线仍然有单独的时钟传输通路,而与传统并行总线所不同的是接收端每条信号路径上都有一个DLL电路。电路开始工作时可以有一个训练的过程,接收端的DLL在训练过程中可以根据每条链路的时延情况调整时延,从而保证每条数据线都有充分的建立保持时间。 采用前向时钟的总线因为有专门的时钟通路,不需要再对数据进行编解码,所以总线效率一般都比较高。还有一个好处是线路噪声和jitter对于时钟和数据线的影响基本是一样的(因为走线通常都在一起),所以对系统的影响可以消除到最小。 嵌入式时钟的电路对于线路上的高频抖动非常敏感,而采用前向时钟的电路对高频抖动的敏感度就相对小得多。前向时钟总线典型的数据速率在500Mbps~8Gbps。 在前向时钟的拓扑总线中,时钟速率通常是数据速率的一半(也有采用1/4速率、1/10或其它速率的),数据在上下边沿都采样,也就是通常所说的DDR方式。使用DDR采样的好处是时钟线和数据线在设计上需要的带宽是一样的,任何设计上的局限性(比如trace的衰减特性)对于时钟和数据线的影响是一样的。 前向时钟在一些关注效率、实时性,同时需要高吞吐量的总线上应用比较广泛,比如服务器上曾经应用的FB-DIMM内存总线、Intel公司CPU互连的QPI总线、AMD公司CPU的HT总线,还有象DDR/GDDR等总线也是使用相同的概念。 更多高速测试信息,请关注微信公众号“数字科技”
相关资源
  • 所需E币: 1
    时间: 2021-4-8 13:44
    大小: 682.04KB
    上传者: czd886
    基于DSP和NCO的数字FM激励器及其FMCDR研究
  • 所需E币: 4
    时间: 2019-12-28 23:49
    大小: 126.04KB
    上传者: 238112554_qq
    Electromagneticcrosstalkposesaseriousproblemwithintoday’sadvancedserialcommunicationmodules.Amajordetrimentaleffectisthedegradationofreceiversensitivityinthepresenceofcrosstalknoise.Themitigationofcrosstalkpenaltybecomesincreasinglymorechallengingasdataratesincreaseforhigherthroughput,asmodulesizesshrinkforincreasedportdensity,andassupplyrailsarereducedforlowerpowerdissipation.Inthisarticle,weexploreamethodforquantifyingcrosstalkpenaltybyobservingareceiver’sbit-error-ratio(BER)versusthephasedifferencebetweenthetransmittedandreceivedsignals.Thisarticlealsopresentsactualcrosstalkmeasurementresultsofthreedifferentcommunicationmoduleexamples.……
  • 所需E币: 5
    时间: 2019-12-25 16:46
    大小: 356.98KB
    上传者: rdg1993
    Virtex-4FX与StratixIIGX性能对比……
  • 所需E币: 5
    时间: 2019-12-28 23:56
    大小: 905.38KB
    上传者: 二不过三
    高频参考设计(HFRD)10.2是为ONT/ONUPON应用设计的收发器电路板。参考设计包括突发模式激光驱动器、连续模式接收器(限幅放大器、时钟和数据恢复),以及一个含有激光源、光电二极管和TIA的光学组件。HFRD10.2为ONT/ONU收发器设计人员提供完整的参考设计,以加速并简化新产品的开发。采用所提供的原理图、材料清单、布局文件和典型测试数据,设计人员可以对参考设计进行快速评估,以判断能否满足系统要求。可提供已装配的参考设计电路板,以帮助设计工程师进行进一步评估测试和在系统测试。参考设计的上行发射器数据速率为155Mbps至1.25Gbps。下行接收器主要为622MbpsGPON应用设计,但可方便的进行修改,以适应其它PONONT/ONU应用(EPON、GEPON等),采用合适的TIA后,可工作在其它数据速率(155Mbps,1244Mbps,1.25Gbps,2488Mbps,2.5Gbps,FEC速率等)下,VCSEL驱动器,数据速率可达4.25Gbps。通过MAX3795的APC环路和DallasSemiconductor的双路温控数字电阻DS1859,可在整个工作温度范围内保持恒定平均光功率和光调制幅度(OMA)。DS1859提供对偏置电流、监视二极管电流、接收功率、VCC和温度的数字监视功能。DS1859符合SFF8472数字诊断要求,具备内部校准功能。HFRD-14.0收发器提供原理图、PC板布局、Gerber文件和SFP收发器的全部材料清单,有助于缩短SFP和其它类型光发送器的设计时……
  • 所需E币: 4
    时间: 2020-1-6 12:23
    大小: 225.04KB
    上传者: 978461154_qq
       High-speedserialdatatransmissionallowsdesignerstotransmithighbandwidthdatausingdifferential,low-voltageswingsignaling.Oneserialchannelcansupportthesamebandwidthasmultipleconventionalsingle-endedI/Ostandards,reducingthenumberofboardtracesandI/Opins.However,boardtraces,connectors,andbackplaneconnectionsstillintroduceskewbetweenmultipleserialchannelsandbetweenclockanddatachannels.Toguaranteesuccessfuldatatransfer,tightspecificationsexistforthechannel-to-channelskewandclock-to-channelskew.……