标签: 绝缘层上硅

绝缘层上硅（SOI）技术的独特特性正在开启一个新的应用领域，相关所需要的基础可以支持和促进新兴市场的开发。 30多年前，IBM在其高端0.25 µm工艺处理器上首次应用了基于SOI技术的商用器件，该技术首先来自蓝宝石上硅的衬底。现在，基于SOI技术的产品（图1）已经遍布了服务器、微处理器、打印设备、游戏设备、网络和存储设备以及诸如手表和汽车电子这样的超低功耗产品，这些产品对器件速度、功能性以及低功耗都有着特殊的要求。IBM半导体技术平台（佛蒙特州，Essex Junction）的副总裁Mark Ireland表示：“由于SOI技术本身的独特性以及客户强烈的兴趣，在每个技术节点上，我们都能兴奋的发现，SOI产品的市场规模正在逐步扩大。” 为了推动市场的扩展，SOI工业协会（SOI Industry Consortium，德州Austin）于2007年成立，其25个成员分别来自代工厂、设备制造商、IDM以及独立设计机构。实施必要的基础设施以及环境友好的系统才能推动SOI逐步成为主流技术。 图1．基于SOI技术的pFET的SEM剖面图。从图中可以看到埋层二氧化硅以及其上用来制作器件的硅层。 SOI的独特性 体硅技术在单晶硅衬底上制造器件，而在SOI衬底的硅表面下方嵌入了二氧化硅层。相对于体硅器件，这种衬底结构可以极大的降低漏电流和功耗，具有明显的性能优势。 IBM内部对于45 nm体硅器件和SOI器件的比较表明：相同漏电流下，SOI器件性能相对于体硅器件提高了30%。Ireland表示：“如果产品设计上对性能并没有如此高的要求，我们就可以将这种优势转化为低功耗”。实验表明，相同性能下，功耗可以降低40%。进一步的研究证明，SOI技术本身具有更低的瞬态失效率，相对于体硅技术，瞬态失效方面可以改善5~7倍。 更进一步来讲，基于SOI衬底的器件具有更优的温度敏感性，因此可以工作在高温环境下。并且，由于消除了寄生在FET间的寄生双极器件，因此避免了闩锁效应。 SOI技术在加工工艺方面还具有一些优势，例如：不需要繁琐的隔离工艺或者注入深度较深的n型或p型沟道离子注入。随着技术进一步等比例缩小，体硅工艺需要在离子注入和STI（浅沟槽隔离工艺）工艺模块中增加额外的工艺步骤，而这些都是SOI技术所不需要的。 两种器件结构 SOI器件可以使用全耗尽或者部分耗尽两种结构，所说的耗尽层宽度指的是晶体管沟道内的部分。部分耗尽的SOI器件与体硅器件类似，沟道内的掺杂浓度决定了耗尽层宽度，中性硅“悬空基极”通过埋层二氧化硅与衬底隔离。 相反，制造在薄膜硅上的SOI晶体管的耗尽区可以扩展到埋层二氧化硅以下，由于不存在中性区，因此称为全耗尽。全耗尽晶体管需要超薄的硅层来控制短沟道效应，由于阈值电压强烈依赖于栅长，因此在这种情况下，只能形成低阈值电压的晶体管。 基于SOI衬底的器件 IMEC（比利时，鲁汶）存储器项目主管Malgorzata Jurczak表示：“由于具备良好的技术延续性，基于SOI衬底的鳍栅晶体管（finFET）是未来取代平面晶体管的最佳候选”。双栅器件的结构设计对短沟道效应具有良好的免疫力，这样便允许器件进一步的等比例缩小，同时缩短了器件间的间距。这种优势来自于两方面——技术的延续性及更高的集成密度。Jurczak还表示：由于SOI器件仅需对沟道进行低浓度的掺杂，这样便降低了器件参数的可变性，例如：晶圆内以及晶圆间器件阈值电压的变化，从而使这种优势近一步扩展。 FinFET器件制作在SOI衬底二氧化硅埋层上方很薄的硅层上。在硅层上形成横向尺度为10 nm的窄鳍，这些鳍垂直于晶圆表面。之后，栅极从上方以及两个侧面环绕这些硅鳍（图2）。通过这种结构，提高了栅极对源漏间电场的控制，因此，抑制了短沟道效应。 图2．比较了基于SOI衬底（左图）和体硅衬底（右图）的finFET器件结构，在SOI衬底上，硅鳍位于埋层二氧化硅之上。 采用标准的浅沟槽隔离工艺形成窄栅，在体硅衬底上实现了相似的鳍栅结构。尽管如此，体硅上的鳍与沟槽下方的硅衬底相连（图2）。尽管表面形貌与SOI finFET类似，但是，由于鳍是由沟槽隔离工艺构成，其高度变得难以控制，因此，短沟道效应也变得难以控制。控制短沟道效应需要对沟道进行大剂量的离子注入，才能将源漏区隔离，这将导致电容以及阈值电压可变性的增大，这也是目前体硅器件等比例缩小所面临的一大难题。 通过比较SOI衬底和体硅衬底上的finFET器件性能，我们发现：两种衬底上的器件具有相同的直流特性以及良好的开态/关态电流特性，但是，体硅衬底上finFET的电容有少量增大。尽管如此，体硅衬底上finFET技术的主要问题集中在了可制造性领域。问题在于如何精确定义鳍的高度，在40到60 nm之间（转换成平面晶体管栅的宽度）；沟道内高掺杂浓度导致晶圆内以及晶圆间阈值电压可变性的增大。 图3．SRAM结构单元中的finFET的SEM证明finFET取代平面型晶体管的可能。（来源：IMEC） 鳍的高度与更高的电流密度之间永远存在着折衷考虑，可制造性成为最大的挑战。例如：对于光刻工艺来讲，鳍越高，对于成像的挑战也越大。 3D结构缩小了器件的平面尺寸，这也是SOI finFET引人注目的一个方面。FinFET可以取代任何平面型晶体管，例如：构成SRAM单元结构中的6个晶体管（图3）。在这种情况下，阈值电压可变性将会大大的降低，由于电路的开关特性（0状态和1状态之间的转换）强烈的依赖于阈值电压，可以获得极大的改善。 Z-RAM 由Innovative Silicon（加州，Santa Clara）开发的Z-RAM，或者零电容RAM（图4），是一种单晶体管存储单元。尽管很多公司试图在SOI衬底上实现Z-RAM，最终还是采用体硅上的finFET或者环栅（柱子）器件——这对于DRAM器件制造商来讲具有特别的吸引力。 图4．零电容存储器结构示意图，在单一晶体管存储单元内构成晶体管和电容。 标准的DRAM单元由一个晶体管和一个电容组成。为了实现更大的存储单元、更多的存储电荷，电容器的面积需要不断的增大。因此，为了节省昂贵的晶圆面积，DRAM厂商在晶体管上方制造电容，由此产生了高深宽比结构，并且为了等比例减薄介电材料厚度，还引入了高k值材料。通过使用Z-RAM代替DRAM，可以通过一个器件代替两个器件，潜在的晶圆加工成本可以降低20~30%。此外，由于Z-RAM去除了高深宽比电容以及位线接触，Z-RAM工艺可以更快地实现大批量生产并且允许更快的技术节点缩小。 实现衬体存储器（FBM）有许多不同的方法。所有这些手段都不约而同的采用了SOI晶体管——由于晶体管的衬体与衬底之间不存在电学通路，因此晶体管处于悬浮状态。由于衬体浮空，常规晶体管操作工程中的碰撞电离所产生的电荷将会积累在衬体内。这些积累的电荷最终会导致晶体管阈值电压的降低。在第一代FBM器件中，衬体中所存储的电荷决定了存储单元是1（存在剩余电荷）或者0（不存在剩余电荷）。存储器读取放大电路能够正确的检测到阈值电压的变化，从而读取存储器的状态。 Innovative Silicon所开发的Z-RAM是第二代FBM器件，其利用了与常规不同的读写方式。与传统使用MOS器件晶体管不同，Z-RAM使用本征双极型晶体管向存储单元内快速存储和读取电荷。其它一些公司如三星半导体也报道了类似的工作。与传统方式不同，双极型晶体管具有很高增益，因此可以产生更快速度、更高容差的存储电路。此外，双极型晶体管可以使Z-RAM工作在部分和全耗尽的状态，这意味着Z-RAM可以利用体硅上的finFET和环栅（柱子）器件。该技术的可行性已经在45 nm平面工艺上得到证明，所使用的finFET最小尺寸达到了11 nm。 SOI晶圆制造 Smart Cut是SOI晶圆制造的主流技术。Soitec（法国，Grenoble）是该项专利的拥有者，并授权给Shin-Etsu Handotai （SHE，东京）进行晶圆制造，目前，全球SOI晶圆的83%是采用这种方法制造的。该技术通过热氧化方法在硅衬底上生长一层薄氧化层，然后进行氢注入。接下来将有氧化层的一面覆盖到另一片薄的单晶晶圆上进行键合。发泡工艺之后，将机械支撑部分去处，并对剩余单晶硅层进行抛光，使其厚度适合器件制造。 硅层和埋层氧化层厚度可以薄到10 nm。尽管如此，Soitec的CEO André-Jacques Auberton-Hervé指出，实现几个原子层厚度的均匀性是最大的挑战。 在300 mm晶圆上，对晶圆内和晶圆间薄膜厚度的控制可以达到纳米级别。如此高精度的控制主要归功于Smart Cut技术，由于其采用了离子注入这种高重复性稳定的工艺来定义平面。将均匀性良好的离子注入工艺与其之前高精度控制的热氧化工艺、化学清洗以及RTP退火工艺结合在一起，可以大规模的生产薄膜厚度均匀性达到埃量级的薄膜。Auberton-Hervé表示：使用全自动化制造工艺结合标准的制造和测量设备可以保证SOI晶圆具有与普通晶圆接近的成本。因为全耗尽型器件依赖超薄的硅层来避免短沟效应，因此，这对传统的晶圆加工工艺产生了极大的挑战。 成本问题？ 起初，SOI晶圆的成本是普通晶圆成本的4倍，这也成为了该技术无法在工业界普遍应用的主要原因。以Renesas Technology（东京）为例，根据Renesas先进器件开发部门经理Yasuo Inoue介绍，Renesas已经具备了采用SOI-CMOS工艺开发90 nm以及65 nm系统级芯片（SoC）的能力。但是，由于SOI衬底的成本过高，我们目前没有推出任何采用SOI技术的产品。并且，对于基础设施的升级也是一笔沉重的负担，例如EDA和工艺库。 因此，能否更多地采用SOI这种解决方案完全由具体的应用决定。问题在于：该解决方案是否具有足够的市场优势和经济回报？我们以微处理器这种具有较高的利润空间的产品为例。如果利润高到足以应付额外增加的晶圆成本，并且具有显著的性能提高，如30%或者更高，我们可能会考虑转向SOI技术。Auberton-Hervé表示：对于逻辑电路器件，在32 nm技术节点时，SOI衬底和体硅衬底之间的成本差异小于10%，而对于22 nm技术节点，成本差异已经接近零。这是由于衬底成本所占的比例开始降低，并且要维持相当的器件功耗和频率要求，SOI衬底可以提供更为简单的工艺流程。 芯片和系统层面的优势 尽管对晶圆成本还存在很多质疑，但是有机会在器件和系统层面来弥补这种差异。正如前文所提到的，由于晶圆上器件的间距更加紧凑，并且器件本身尺寸也更小，因此，基于SOI技术的器件可以实现更高的集成密度，从而降低单位芯片的成本。 由于使用更少的热沉以及低成本的封装类型，晶圆封装成本也可能弥补系统级别的成本。高性能处理器工作在高频时，基于体硅器件的芯片功耗高达100 W，而基于SOI技术的芯片，功耗可以降低30%，为70 W。类似的情况还有，冷却系统可以简化，使得系统设计、热沉以及风扇方面的成本降到最低。 根据协会主席Horacio Mendez的观点，由于SOI技术能够将数字和RF功能模块集成到同一块芯片上，因此具有显著的成本优势。RF电路需要一系列被动元件，片外集成的电容和电感，并且需要分别进行封装。如果使用高阻的衬底，那么，困扰体硅器件的串扰问题就能够真正被消除。这样的组合可以显著的节省成本。 翻译自：Ruth DeJule, Contributing Editor -- Semiconductor International