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    2018-12-13 14:38
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    晶圆代工厂激战22nm,体硅CMOS、FD-SOI和FinFETs谁能突围?
    随着各大代工厂争夺差异化,大量CMOS,FD-SOI和finFET都随之而来。但芯片制造商将在28nm之后走向何方? 过去的一两年中,在引入新的22纳米工艺之后,代工厂正在加快生产技术的步伐,并准备在这场22纳米工艺的争夺战中一决胜负。 格罗方徳、英特尔、台积电和联电正在开发或扩展其在22纳米上的努力,有迹象表明,这个节点可以服务汽车、物联网和无线应用等大量业务。但代工客户在22纳米仍面临一些艰难选择,因为各家的22纳米工艺是不相同的。此外,还存在一个EDA工具或IP能否完全支持的担忧。 代工厂商力推22纳米的原因有很多。首先,这个节点在经过多年的业务增长后,代工业面临着28纳米的放缓和产能过剩。因此,很多供应商都认为22纳米是一种可以带来新增长的方式。 此外,22纳米填补了代工客户的空白。许多在28纳米及以上的客户正在考虑移动到16纳米/14纳米,但是在这些节点上的选择仅限于鳍型场效应晶体管(FinFETs),它们比传统的平面晶体管昂贵很多。 图1:FinFETs vs 平面晶体管(来源:Lam Research) 因此,对他们来说,22纳米是一个令人信服的选择。22纳米提供了比28纳米更好的性能,但它比16纳米/14纳米及以上的鳍型场效应晶体管要便宜。 但是,从指定的代工厂中选择22纳米工艺可能与在其他代工厂选择的22纳米工艺不尽相同。市场上存在三种不同版本的22纳米工艺: • 台积电和联电正在开发22纳米平面CMOS工艺。 • 格罗方徳正在研发的22纳米平面FD-SOI技术。 • 英特尔正在推行的低功耗22纳米FinFETs技术。 其他还有三星正在开发一种18纳米平面FD-SOI技术。无论是22纳米还是18纳米,代工厂瞄准的都是相同的客户,这意味着代工厂之间的竞争将进一步加剧。 “22纳米会成为下一个的热门节点吗?我的评估是肯定的,”Arm物理设计市场部副总裁凯尔文•洛说,他也是一位资深代工业人士。“我不相信谁肯定会赢,谁肯定会输,因为设计的考虑是不同的。” 当然,22纳米和18纳米不一定适合所有的人或所有的应用。如前所述,芯片制造商可以选择停留在28纳米及以上,或者跳过22纳米和18纳米直接迁移到16纳米/14纳米。此决策基于芯片的应用领域,以及诸如功耗、性能、芯片面积、交付计划和成本等传统考量。 体硅CMOS 目前一些人认为22纳米是一个独立市场,而另一些人则认为22纳米属于28 纳米的范畴。 研究公司IBS(International Business Strategies)将四个节点(28纳米、22纳米、20纳米和18纳米)归入同一个通用类别。IBS预计,这一市场在2018年总计将达到115亿美元,比2017年下降2.8%。IBS预计,到2019年,22纳米的市场仅增长0.6%。这个节点的实际增长预计将在那之后发生。 在这一点上,28纳米是这个类别中产量最大的节点。根据IBS的数据,在2017,仅28纳米代工工艺市场就有100亿美元的业务。然而,在2018,28 纳米基本持平,并且有些产能过剩。一些但并非全部的28纳米客户正在考虑迁移到高级节点。中国正在创造更多的28纳米代工容量,从而有助于市场脱离困境。 最重要的是,22纳米开始吞噬28纳米市场。IBS首席执行官Handel Jones说:“22纳米是2018的28纳米代工市场的10%。我们认为随着时间的推移22纳米会成为一个大的节点。” 在22纳米的三种类型(平面体硅CMOS、FD-SOI和FinFETs)中,以体硅CMOS最为知名,因为多年来它一直是芯片工业的支柱。CMOS用于平面型和FinFETs晶体管,而FD-SOI使用专门的绝缘体上硅晶片,该晶片在衬底中加了薄的绝缘层。 每种类型都有其优缺点。体硅CMOS最便宜,但是2DCMOS晶体管容易发生静态泄漏,这是引入FinFETs的关键原因之一。控制泄漏允许芯片制造商增加时钟频率,但速度必须与动态功耗密度平衡。FD-SOI采用平面结构实现同样的功能,同时增加衬底偏置选项来控制功耗。缺点是,FinFETs和FD-SOI都比CMOS更昂贵。 所有这些22纳米选项都旨在赢得新的业务,而不采用既费时又昂贵的多重曝光技术。这就是为什么在2011年引入的28纳米节点成为许多高级IC设计的热点,它平衡了应用的性能和成本。 根据IBS的数据,28纳米平面型器件的平均设计成本为5130万美元,而16/14纳米芯片的平均设计成本约为1.063亿美元。因此,尽管格罗方徳、台积电、联电和其他公司提供了16/14纳米的FinFETs,但大多数设计仍然在老节点上流片。 图2:IC设计成本升级(来源:IBS) “当你选择FinFETs的时候,你的掩膜和设计成本会有很大的提高,”IBS的琼斯说。“FinFETs有利于数字逻辑电路,但不适合做RF,混合信号对FinFETs是一个挑战。” FinFETs是高性能应用的理想选择,但该技术受到其他方面的限制,因为很难将射频和模拟与等比例微缩结合起来。为了填补这一空白,几家代工厂几年前就开始开发22纳米。22纳米为那些想要超过28纳米的性能、又不愿意或负担不起16纳米/14纳米及以上的客户提供了选择。 22纳米是物联网、混合信号和射频的理想选择。它比16纳米/14纳米便宜,因为22纳米器件的平均IC设计成本是7030万美元,根据IBS。 “我们预计,22纳米将有一个较长的生命周期和合理的量,”联电的企业营销总监约翰•陈说,“替代直接从28纳米迁移到14纳米的FinFETs,它将给客户提供一个从他们现有的28纳米设计迁移到有吸引力的超低泄漏的工艺选择。”(22纳米)受益于相比14纳米较低的掩模和设计成本。 22纳米还为芯片制造商提供了相对无痛的升级路径,他们的设计一般都在65纳米、55纳米和40纳米,这是许多成本敏感的设计范围。“当一组产品迁移到下一个节点时,它将在22纳米处呈现一个大的波动,”Arm的Low说。“这将发生在成本是合适的时候,这也是IP的可用性。一旦这两点结盟,预示着市场将要起飞。” 在多个22纳米选项中,台积电和联电开发的平面体硅CMOS基本上是当今28纳米CMOS技术的缩放版本。像28纳米一样,它也采用了高k /金属栅极、铜互连和低k电介质等技术。 这种技术有利有弊。有利的是,它是28纳米的延伸,芯片制造商可以使用相同的设备和工艺流程。弊的是,体硅技术由于接近20纳米而受到短沟道效应的影响。反过来会降低器件中的亚阈值斜率或开关特性。 在传统的晶体管中,栅极下面的沟道区域耗尽了移动电荷,使掺杂的原子电离。“这些原子的电荷连同栅极功函数一起设定阈值电压,耗尽区的深度控制电场。在耗尽区之下是中性硅和许多运动的载流子,”泰瑞•胡克解释说,他是一位半导体专家,也是IBM的前技术人员。 但是,随着技术的推进,硅体CMOS晶体管容易出现一种称为随机掺杂波动的现象。简单地说,这会导致沟道中掺杂原子的变化。结果导致体硅CMOS晶体管的行为产生偏差,并且还可以在阈值电压方面产生随机差异。 格罗方徳生产线高级主管Jamie Schaeffer在最近的一段视频中说:“体硅平面技术受到大的随机掺杂波动的限制,它导致了晶体管在高级节点上的失配和偏差。” 解决这个问题的一种方法是采用完全耗尽型晶体管,如FD-SOI和FinFETs。芯片专家Hook说:“在FinFETs和FD-SOI中,沟道掺杂被最小化,并且在匹配中得到一次性的益处。” 尽管如此,两家代工厂—台积电和联电—仍计划用22纳米版的CMOS技术突破体硅CMOS的极限。尽管面临挑战,22纳米的体硅仍有一定的吸引力。 “我认为一些客户正在利用密度/速度/功耗的优势,从28纳米迁移到22纳米。台积电预计,大约20%的28纳米/22纳米用户会选择22纳米,“Gartner的分析师Samuel Wang说。“FD-SOI适用于低功耗的小器件应用。22纳米体硅是流行的28纳米的微缩版本。大多数设计者都习惯于这种设计方法,它具有更广泛可用的物理IP。” 与此同时,台积电最近披露了更多关于其先前宣布的22纳米技术的细节,该技术涉及两个工艺平台。第一种技术是22纳米超低功耗(ULP)平台,适用于要求更高性能的低功耗应用。第二是22纳米超低泄漏(ULL)平台,主要针对超低功耗器件。 “对于物联网和射频/模拟应用,它们的应用空间很广,”台积电研发副总裁Cliff Hou说。“一个技术很难覆盖两个应用,这就是为什么我们需要分别优化它们。” 22纳米的ULP具有0.8至0.9伏特的工作电压。台积电还披露了一个新的22纳米规格ULL,工作电压0.6伏,该版本将在2019年4月发布。 除了技术规范之外,代工客户还必须核查EDA工具和IP对工艺的支持。这是最棘手的,因为代工厂提供广泛的EDA / IP支持大都在22纳米节点之外。 代工厂一方面依赖于第三方EDA工具,对于指定的工艺开发自己的IP,一方面也依赖于第三方IP。对他们来说EDA供应商和IP技术可选择的范围很广。但是作为一个主要的IP开发项目,22纳米标志着台积电开始进入嵌入式MRAM和电阻RAM领域。 嵌入式存储器被集成在微控制器(MCU)中,MCU使用NOR Flash用于嵌入式存储器应用,例如代码存储。 然而,NOR在28纳米以下工艺制作是困难的,这促使需要开发下一代存储技术,如MRAM和RRAM。新的存储器类型结合了SRAM的速度和闪存的非易失性,具有很高的耐用性。 Microchip正计划将其拥有的嵌入式闪存技术—称为超级闪存,迁移到22纳米。“一旦28纳米技术合格,我们计划支持FD-SOI和/或22纳米技术,”Microchip子公司硅存储技术(SST)市场总监Vipin Tiwari说。“因为22纳米节点比28纳米面积缩小,所以在这些节点上很可能需要超级闪存技术,EMRAM和超闪存技术可以根据最终应用共存。 在第三方IP方面,Arm已经为台积电的22纳米工艺开发了物理IP,如标准单元库、通用I/O和内存编译器等。 在EDA方面,一些大型EDA厂商开始支持台积电的22纳米技术。“22纳米的能效因代工工艺而异,在如何进行光刻以及它们提供多少DFM能效方面存在一些细微差异,”西门子公司Mentor的产品营销总监Michael White说。“需要注意的是,由于这是一个新的节点变体,所以在成功完成设计的所有检查(sign-off)和后续工具之间总是存在时间滞后或质量差异。但一个fabless客户愿意利用行业的黄金期承受流片的高风险。” 联电也在开发一个22纳米体硅CMOS工艺。“联电正在为22纳米工艺确定最终的客户规范,预计将在2020年投产,”联电的Chen说。“该技术节点的特点是优化了性能和功耗,与28纳米相比面积缩小约10%,具有超低功耗和射频/毫米波优势。”联电的22纳米平台将是一个具有成本效益的解决方案,为平面型高k/金属栅技术,包括移动(5G和其他无线)、物联网和汽车行业的广泛应用服务。” FD-SOI 格罗方徳是第一个进入22纳米竞赛的选手。三年前,公司推出了22纳米的FD-SOI技术。有一段时间,三星已经提供了28纳米的FD-SOI和18纳米版本的样品。 此外,格罗方徳正在开发一种12纳米的平面型FD-SOI,预计将于2022年问世。一般来说,22纳米或18纳米的FD-SOI不能与16纳米/14纳米的场效应管竞争,它们以很少的重叠服务于不同的市场。 FD-SOI使用专用的SOI晶片,它在衬底中集成了薄的绝缘层(20至25纳米厚)。该层将晶体管与衬底隔离,从而阻止器件中的泄漏。 FD-SOI也是基于平面的、完全耗尽型的结构。格罗方徳的Scheffer说,“这基本上消除了随机掺杂波动,提供了优越的失配和静电学以改善亚阈值斜率。” 图3:体硅 vsFD-SOI,FD-SOI通过栅极以及极化衬底的方式控制晶体管的行为。(来源:意法半导体) 格罗方徳的22纳米FD-SOI技术,又称为22FDX,在沟道中结合了高k/金属栅和锗硅。它提供了30%的更高的性能和45%的低功耗相比28纳米,于2017年初开始投入生产。 最近,格罗方徳增加了更多的组合能力。“亚6GHz射频、毫米波、超低泄漏和超低功耗扩展均已合格生产,”Schaeffer说。 FD-SOI有吸引力的两个特点是低功耗和衬底偏置电压。它可以在0.8伏时得到910μA/μm(856μA/μm)的驱动电流,工作电压可下降到0.4伏。 “衬底偏置是通过使晶体管的后端栅极极化来动态地控制晶体管的阈值电压(Vth)的能力。Vth是一个通过复杂的掺杂工艺才能确定的参数,现在可以通过软件动态地编程,”Soitec的产品营销经理Manuel Sellier说。“设计者可以使用这个特性来动态地管理电路中的泄漏,并且有效地补偿静态(工艺)和动态变化(温度、电压和老化),其结果是在超低功耗下获得4X至7X的能效增益。 FD-SOI还支持前置偏置。根据STMicroelectronics的说法,当衬底的极化为正时,晶体管可以更快地开关切换。 然而FD-SOI有三个缺点:成本、生态系统和采用。多年来,FD-SOI的采用有限。英特尔、台积电、联电等公司从未采用FD-SOI,称体硅CMOS可以更好的成本实现高性能器件。SOI晶圆每片售价从370美元到400美元,相比之下,体硅CMOS晶圆的售价为100美元至120美元。 但是FD-SOI具有较少的掩模版数量,从而补偿了晶片成本。根据IBS,FD-SOI有22至24个掩模步骤,而相当多的体硅CMOS工艺有27至29个掩模步骤。 FD-SOI正在缩小差距。“我们现在正在研究体硅CMOS的极限,”IBS公司的琼斯说。“22纳米FD-SOI的晶体管成本不超过22纳米HKMG(高k/金属栅)晶体管成本的5%。22纳米FD-SOI比22纳米HKMG低30%至50%的功耗,这对于可穿戴和物联网设备十分重要。” 另外一点,FD-SOI社区在EDA/IP生态系统方面比较滞后。“22纳米FD-SOI的IP生态系统正在加强,但22纳米HKMG体硅CMOS具有更广泛的IP生态系统,”琼斯说。 趋势正在转变。Cadence、Mentor和Synopsys已经开始了为支持格罗方徳FD-SOI技术的各种EDA工具认证。 Mentor总裁兼首席执行官Wally Rhines说,“集成FD-SOI工艺对RF有独特的能力,而其他工艺很难做到。” FD-SOI还有一些其他的优点。“虽然FinFETs可以做到近乎零泄漏,但仍有动态功耗。FD-SOI的优点之一正是动态功耗。如果把电压从1伏降到0.6V,那就等于降低了65%的功耗。FD-SOI在动态地改变功耗和性能平衡方面具有一定优点,”Rhines说。 其他选择 去年英特尔推出了22纳米的FinFETs低功耗版本。从那时起,英特尔对何时兑现此工艺一直保持沉默。尽管在即将举行的IEDM会议上,英特尔计划发表一篇有关22纳米的嵌入式MRAM技术的论文。 围绕22纳米有许多动向,但是目前还不清楚市场能做多大,哪种技术会占上风。现在说22纳米究竟是一个最佳手段还是一个利基行为还有些为时过早。每种技术都有它的位置,但某些技术可能会获得比其他技术更多的青睐。 (原文: Foundries Prepare For Battle At 22nm , 译自: SEMICONDUCTOR ENGINEERING ,作者:MARK LAPEDUS,谢谢。)
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    2018-10-18 12:12
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    半导体5nm节点以下的三种晶体管方案,可行性到底有多高?
    为了从缩小尺寸的晶体管获得相应的收益,VLSI 行业在不断改进晶体管的结构、材料、制造技术以及设计IC的工具。到目前为止,晶体管所采用的各种技术包括了高K电介质,金属栅极,应变硅(strained silicon),双重图形技术(double patterning),从多个侧面控制通道,绝缘体上硅(SOI)和更多技术。 如今,物联网,自动驾驶汽车,机器学习,人工智能和互联网流量的需求呈指数增长,这将给晶体管带来了缩小到现有7nm节点以下以获得更高性能的驱动力。然而,缩小晶体管尺寸却存在若干挑战。 亚微米(Sub-Micron)技术的问题: 每次我们缩小晶体管尺寸时,都会生成一个新的技术节点。所以我们已经看到了如28nm,16nm等的晶体管尺寸。我们知道,缩小晶体管可以实现更快的开关、更高的密度、更低的功耗,更低的每晶体管成本以及跟多的其他增益。 基于CMOS(互补金属氧化物半导体)的晶体管可以在28nm节点上运行良好。然而,如果我们将CMOS晶体管缩小到28nm以下,则短沟道效应变得不可控制。在该节点下,由drain-source电源产生的水平电场试图控制通道。结果,栅极不能控制远离它的漏电路径。 16nm / 7nm晶体管技术:FinFet和FD-SOI: VLSI工业已采用FinFET和SOI晶体管用于16nm和7nm节点,因为这两种结构都能够防止这些节点的漏电问题。这两种结构的主要目标是最大化栅极到沟道(gate-to-channel)的电容并最大限度地减小漏极到沟道(drain-to-channel)的电容。在两个晶体管结构中,引入沟道厚度缩放作为新的缩放参数。随着沟道厚度减小,没有路径(path),因为它已经远离了栅极区域离。因此,栅极对通道具有良好的控制,这就消除了短通道效应。 在绝缘体上硅(SOI)晶体管中,使用掩埋氧化物层,其将主体与图1(a)中所示的衬底隔离。由于BOX层,漏—源(drain-source)寄生结电容减小,这带来更快的切换。对SOI晶体管来说,它们面对的主要挑战是难以在芯片上制造薄硅层。 图1:a)FD-SOI结构b)FinFET结构和通道 FinFET,也称为三栅极控制通道,如图1(b)中的三个侧面所示。我们可以看到,有一个薄的垂直“硅体”,看起来像是由栅极结构包裹的鱼的Fin。通道的宽度几乎是Fin高度的两倍。因此,为了获得更高的驱动强度,我们就使用了多Fin结构。FinFET的收益之一是带来了更高的驱动电流需求。但FinFET面临的主要挑战是复杂的制造工艺。 5nm以下的挑战:下一步是什么? 随着表面粗糙度散射增加的,同时减小“硅体”厚度,这将会带来较低的迁移率。这主要因为FinFET是3D结构,所以降低了散热方面效率。此外,如果我们进一步缩小FinFET晶体管尺寸,比如低于7nm,则漏电问题再次出现。再加上如自加热(self-heating)和阈值平坦化(threshold flattening)等诸多问题也会被考虑进来,这就推动我们去研究其他可能的晶体管结构,并用新的有效材料替换现有材料。 根据ITRS路线图(国际半导体技术路线图),下一代技术节点分别为5nm,3nm,2.5nm和1.5nm。在VLSI行业和学术界,也正在进行许多不同类型的研究和研究,以寻找满足这些未来技术节点要求的潜在解决方案。在这里,我们讨论一些有前景的解决方案,其中包括了碳纳米管FET(carbon nanotube FET)、GAA晶体管结构和化合物半导体等用于未来节点的技术。 图2:晶体管技术路线图 选择1——CNTFET - 碳纳米管FET CNT(碳纳米管)展示了一类新兴的半导体材料,它是由卷起的单片碳原子组成以形成的管状结构。CNTFET是一个场效应晶体管(FET),使用半导体CNT作为两个金属电极之间的沟道材料,这就形成了源极和漏极接触。在这里,我们将讨论碳纳米管材料以及它如何在较低的技术节点下给FET带来提升。 什么是碳纳米管? CNT是由碳制成的管状材料,拥有可在纳米尺度上测量的直径。它们具有长而中空的结构,由一个原子厚的碳片形成,这个东西就被称为“石墨烯”(Graphene)。碳纳米管具有不同的结构、长度、厚度、螺旋度和层数。主要被分类为单壁碳纳米管(Single Walled Carbon Nanotube :SWCNT)和多壁碳纳米管(Multi-Walled Carbon Nanotube :MWCNT)。如所示图3(a) ,可以看到,单壁碳纳米管是由单层的石墨烯构成,而多壁碳纳米则是由多个石墨烯层组成。 图3:a)单壁和多壁CNT b)手性矢量表示 碳纳米管的特性: 碳纳米管在热稳定性和物理稳定性方面具有优异的表现,如下所述: 1、金属和半导体行为 CNT可以表现出金属和半导体行为。这种行为变化取决于石墨烯片的卷绕方向,这被称为手性矢量(chirality vector)。该向量由一对整数(n,m)表示,如图3(b)所示。如果'n'等于'm',或者'n'和'm'的差值是三的整数倍,则CNT表现为金属,否则它表现为半导体。 2、令人难以置信的流动性 因为SWCNT能够表现为金属或半导体,所以拥有对称传导(symmetric conduction)和承载大电流的能力,这就使得它们具有很强的电子应用潜力,由于沿CNT轴的低散射率,沿CNT长度的电子和空穴具有很高的电流密度。数据显示,CNT可以承载大约10 A / nm^ 2的电流,而标准金属线的载流能力仅为10 nA / nm^ 2。 3、出色的散热性 热管理是电子设备性能的重要参数。碳纳米管(CNT)是众所周知的纳米材料,拥有出色的散热性能。此外,与硅相比,它们对I-V特性的温度升高影响较小。 晶体管应用中的CNT:CNFET 碳纳米管的带隙可以通过其手性(chirality)和直径改变,因此可以使碳纳米管表现得像半导体。半导体CNT可以是纳米级晶体管器件沟道材料的有利候选者,因为它提供了远超传统硅MOSFET的许多优点。碳纳米管传导热量类似于钻石或蓝宝石。此外,与硅基器件相比,它们的切换更可靠,功耗更低。 此外,CNFETS的跨导率(trans-conductance)比其对应物(counterpart)高四倍。CNT可与High-K材料集成,从而为通道提供良好的栅极控制。由于迁移率增加,CNFET的载流子速度是MOSFET的两倍。在相同的晶体管尺寸下,N型和P型CNFET的载流子迁移率类似。但在CMOS中,因为迁移率值不同,PMOS(P型金属氧化物半导体)晶体管尺寸大约是NMOS(N型金属氧化物半导体)晶体管的2.5倍。 CNTFET的制造是一项非常具有挑战性的任务,因为它需要精确和准确的方法。在这里我们讨论顶部门控(Top-gated)的CNTFET制造方法。 该技术的第一步始于将碳纳米管放置在氧化硅衬底上,然后分离各个管,使用先进的光刻来定义和图案化源极和漏极触点。然后通过改善触点和CNT之间的连接来减小接触电阻。通过蒸发(evaporation)技术在纳米管上进行薄顶栅(top-gate)电介质(dielectric)的沉积(deposition)。最后,为了完成该过程,栅极接触被沉积在栅极电介质上。 图4:碳纳米管FET的概念 CNTFET面临的挑战: 在商用CNFET技术的路线图上,存在许多挑战。他们中的大多数已经得到一定程度的解决,但其中也有一些尚未得到克服。在这里,我们将讨论CNTFET的一些主要挑战。 1、接触电阻 对于任何先进的晶体管技术来说,晶体管尺寸减小而带来的接触电阻的增加是他们面对的主要性能问题。由于晶体管的按比例缩小,接触电阻显著增加,这就带来晶体管性能下降。到目前为止减小器件触点的尺寸带来执行量(execution)大幅下降,这是硅和碳纳米管晶体管技术面临的挑战。 2、碳纳米管的合成 CNT的另一个挑战是改变其手性(chirality),使其表现得像个半导体。合成的管(synthesized tubes)具有金属和半导体的混合物。但是,由于只有半导体元件有资格成为晶体管,因此需要发明新的工程方法,在将金属管与半导体管分离时获得明显更好的结果。 3、开发非光刻工艺,将数十亿个这些纳米管放置在芯片的特定位置上,这构成了极具挑战性的任务。 目前,许多工程团队正在对行业和大学中的CNTFET器件及其逻辑应用进行研究。在2015年,一家领先的半导体公司的研究人员成功地使用“紧密接触方案”(close-bonded contact scheme)将金属触点与纳米管结合起来。他们通过在管的末端放置金属接触并使它们与碳反应形成不同的化合物来实现这一点。这项技术帮助他们将触点缩小到10纳米以下而不影响性能。 选择2—— Gate all around FET:GAAFET 未来的潜在晶体管结构之一是GAAFET(Gate all around FET)。Gate-all-around FET是FinFET的扩展版本。在GAAFET中,栅极材料从四个方向围绕沟道区域。在简单的结构中,作为沟道的硅纳米线被栅极结构“包围”。垂直堆叠的多个水平纳米线结构被证明非常适合于提高每个限定区域的电流。图5中展示出了多个垂直堆叠的gate-all-around硅纳米线的概念。 图5:垂直堆叠的纳米线GAAFET 除硅材料外,还可以使用一些其他材料,如InGaAs,锗纳米线,借助这些材料能获得更好的移动性。 在复杂的栅极制造,纳米线和接触方面,GAAFET存在许多障碍。其中一个具有挑战性的工艺是从硅层制造纳米线,因为它需要一种新的蚀刻工艺方法。 最近,位于鲁汶的研发公司声称,他们在直径为10纳米以下的纳米线上使用GAAFET在通道上实现了出色的静电控制。去年,一家领先的半导体公司推出了一款5nm芯片,该芯片采用堆叠纳米线GAAFET技术,在50mm^2芯片上集成了300亿个晶体管。据称,与10nm节点相比,该芯片性能提高了40%,在相同性能下功耗降低了70%。 选择3——化合物半导体 继续晶体管微缩的另一种有希望的方法是选择表现出更高载流子迁移率的新型材料,而拥有来自III、V族成分的化合物半导体与硅相比,明显拥有更高的迁移率。其中一些化合物半导体实例是铟镓砷(InGaAs),砷化镓(GaAs)和砷化铟(InAs)。根据各种研究,化合物半导体与FinFET和GAAFET的集成在更小的节点处表现出优异的性能。 化合物半导体的主要问题是硅和III-V半导体之间的大的晶格(lattice)失配,导致晶体管沟道的缺陷。有一家公司开发了一种含有V形沟槽的FinFET进入硅衬底。这些沟槽充满铟镓砷并形成晶体管的鳍片。沟槽底部填充磷化铟以减少漏电流。利用这种沟槽结构,已经观察到缺陷在沟槽壁处终止,从而能够降低沟道中的缺陷。 小结 从22nm节点到7nm节点,FinFET已被证明是成功的,并且它还可以继续缩小到另一个节点。但我们也应该看到,除此之外,还存在各种挑战,如自加热,迁移率降低,阈值平坦等。 我们已经讨论了碳纳米管的优异运动特性,散热性,高载流能力,这将为替代现有硅技术提供了有前景的解决方案。 随着水平纳米线的堆叠打开“第四栅极”,Gate-all-around晶体管结构也是替换FinFET垂直Fin结构以获得良好静电特性的良好候选者。 虽然目前尚不清楚技术路线图中的下一步是什么。但是可以肯定的是,在未来的晶体管技术中,必须改变现有的材料,结构,EUV(极紫外)光刻工艺和封装,才能继续延续摩尔定律。 本文译自SolidState Technology,翻译:半导体行业观察。原文链接:https://electroiq.com/2018/10/overcoming-challenges-of-futuristic-transistor-technology-below-5nm-node
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