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    2024-5-10 10:35
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    AD8000YRDZ使用中出现震荡问题 概述 SiPM读出系统硬件中关键元件包含有ADI的运算放大器AD8000YRDZ,在第一代测试系统硬件完成投板后测试的时候发现AD8000出现很严重的震荡现象。表现为示波器测量AD8000的输入输出均发现有高频振动,震荡波形表现位标准的正弦波。 本文记录该震荡问题的形成原因,以及震荡问题的解决。 测试系统针对AD8000的仿真结论 一代测试系统在新冠疫情前就已经开始启动,经过了长时间仔细讨论后形成了初步的硬件架构。在进行硬件原理图设计的同步过程中,使用Linear(现已被ADI收购)的LTSpice工具对AD8000组成的各种放大电路结构进行了仔细仿真,确认过电路功能。如图1所示,上半部分展示AD8000实现的反向放大电路示意框图,而下半部分则是仿真电路。该电路的仿真结果如图2所示,可以看到该电路输出结果在仿真的时候其输入电阻和反馈电阻在不同组合情况下是基本未产生任何影响,输出波形完美重叠。那么实际电路测试时,震荡产生的根源何在呢?通过检测电路,发现电路默认配置,恰如图1,即输入与反馈电阻均为50欧姆。由此我们分析是否是因为电阻使用选择不对,导致放大器产生了自激振荡。 图1:AD8000组成的反向放大示意图与仿真电路图 图2:AD8000反向放大电路的仿真结果,各种配置下,输出波形完美重叠 AD8000器件手册的建议 通过查看AD8000的器件手册,可以看出ADI对应AD8000的使用还是给出了特别建议,尤其是对应放大器的输入和反馈电阻。如图3所示,手册表5给出电阻的推荐选择,当然表5仅是针对正向放大器的情况。 图3:AD8000手册给出的输入电阻和反馈推荐选择 尽管我们的电路将AD8000配置成反向放大器,按照表5将输入和反馈电阻均修改为500欧姆后,发现该自激振荡问题得到了解决。
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    2024-5-3 17:01
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    更换高压偏压源输出端连接的电感 概述 滨松电源C14156手册中给出其输出并不是直接驱动MPPC,而且串接一个“Chip Inductor”之后再驱动MPPC,如图1所示。当前测试系统由于对于这个电感认识不足,默认焊接的是磁珠BLM18EG221TN1D。后跟滨松工程师确认,日本方面推荐的型号是BRL2012T100M。 图1:C14156推荐电路 按照默认配置,测试板测量得到的信号下降沿尾巴会观测到明显振荡,此时shaping输出如图2所示。 图2:高压源使用磁珠隔离 测试1(测试日期:2021年4月30日) 将高压输出的磁珠更换为2个5.6uH电感串接(实际11.2uH)后测试结果如图3. 图3:使用11.2uH电感后振荡幅度被压缩 测试2(测试日期:2021年5月12日) 从WE申请电感样品,今天使用47uH电感,测试结果如图4。 图4:振荡幅度继续被压缩(上下各20mV以内),且主脉冲基本成型 图5:示波器通道1是TOUT,示波器通道2是shaping 注:上述实验都是在16个通道都开放的情况下测量。 测试3(测试日期:2021年5月13日) 使用另外一个MPPC子板,仅耦合单根晶体,验证是否因为晶体模块本底太强导致本底信号太多,从而导致高压源供电不足。使用的晶体如图6所示,很细很短。CBA还是M2,且高压源输出串接的电感还是47uH。 图6:用于测试的单根晶体 实际测试结果显示,即便只是耦合单根LYSO晶体,SiPM的输出脉冲也会影响到高压源输出电压的纹波,如图7所示。 图7:示波器通道1为SiPM输出,示波器通道2为高压源纹波测量;测试中发现改变高压值会改变纹波的影响,具体为电压越大,SiPM的输出幅度越大,从而反馈到电压的纹波也强。图中测试设置偏置电压为38.9V左右。 如果将高压设置为正常操作电压附近,即40.76V之后,测试结果如图8所示 图8:Vop=40.76V,左图为取样采集,右图为取样平均 注:本次实验由于只是耦合单根晶体,所以其它SiPM通道均未检测到有脉冲输出,这根晶体仅耦合到通道9和通道10位置附近,在这2个通道能观察到明显SiPM信号输出,通道5和6由于靠近,也能耦合观测到微弱脉冲输出。
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    2024-3-13 16:48
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    极零相消电路测试
    极零相消电路的硬件配置需要根据前端信号源输出电容来确定,根据我们的系统大致测算前端输出电容的充放电时间常数在40~50ns之间。所以最开始选用的配置是3.3nF和15欧姆。经过不管迭代检测,最终确定为220pF和220欧姆。如下图所示,经过PZC电路后,系统基线起伏调理到1.2mV左右。基线水面上的脉冲信号是否都是实际有用信号呢?实际应该还存在多光子叠加的暗脉冲,当前SiPM的暗电流无法做的很小,导致正常工作条件下暗脉冲很多,很容易产生堆叠,并被系统确认识别为有用信号。这种情况其实系统还是可以在后期进行再次识别并检出。对于系统无法忍受的是这种暗脉冲和有用脉冲产生堆叠(pile-up),所以PZC除了条件基线,抹平基线起伏以外,还可以减少暗脉冲与实际有用脉冲之间的堆叠。 那么为何说PZC可以减少有用脉冲与暗脉冲之间堆叠呢?我们看到有用脉冲实际脉宽在200ns多一点,这是每个单一脉冲占用时域的宽度,由于实际应用中快信号,我们关注的只是脉冲信号的上升沿,并不在意脉冲的宽度,这个时候,可以通过减小脉冲宽度的方法来减小脉冲信号的时域占比。从而减小了脉冲与暗脉冲堆叠的可能性。 在上述电路的基础上,为了发掘不同PZC配置的差异,开展了几个测试: 1. Cpz修改为10pF,根据时间常数调整Rpz为4.99k,测试结果如下图所示 上图显示脉冲出现尖顶,但是并未被挤压到底,为了尝试看看是否能将尖顶同比例压缩到底,保持Cpz不变的情况改变Rpz。 2. Rpz=3k时,如下图所示 通过比较可以看出电阻改小的方向时不对,为了验证,进一步改小到1k 3. Rpz=1k时,如下图所示 比较上述3个测试结果,可以确认,电阻改变方向应该是需要加大。 4. Rpz=10k时,结果如下图所示 可以看到,Rpz=10k时,尖顶虽然未被压缩到底,但此时已经开始出现下冲,脉冲宽度已经明显被缩小到100ns左右了。
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    2024-3-1 12:00
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    从极零相消得到的一些思考
    这几天上头给出一个参考电路,并对比项目中电路进行了几轮来回讨论。数字工程师介入模拟电路的讨论、设计,而且投入实际应用,可能遇到很多挫折、打击,回头看看,对技术的理解,对系统架构的认识逐渐清晰。这是个什么电路呢,如下图所示: 也不知上头是从那篇文章中找来的电路,扔给我们的意思是让我们对照当前项目中电路看看是否什么可以借鉴汲取的地方!经过讨论,提出上图主要有2点值得我们注意: 1)、最近一直在讨论使用的极零相消 2)、放大器+AC耦合思想 上述电路两个放大器输出均跟有AC耦合电容,领导说为何他印象中看到的几乎所有的放大器后面都使用了AC耦合电容(请注意:领导非电子专业,如果说我们是模拟电子半专业,那他根本就是门外汉,但是就是这个“门外汉”往往提出各种想法,让我们项目组具体实现。)。讨论的时候,我们也不好提出并非所有放大器后面都放了AC耦合电容(或者其它啥叫法的电容)。这是一点,所以清查我们的电路所有放大器,是否需要都在放大器后面加上一个电容,用来隔直也好,用来AC耦合也好,用来实现高通或低通滤波也好。 上述电路的极零相消由C9,C10和R16实现。和传统的PZC电路差别是在电阻路径上引入了一个稍微大一点电容,即C9。比如下图所示,就是滨松给出的PZC实例图。 这个PZC电路是我们通常见到了电路,电阻路径引入电容,其实主要目的就是起到隔离直流作用。我们需要思考的是,这个电容是否会对原始PZC电路造成影响?由于引入的电容较大,而PZC原始电路中的电容一般都较小,影响可以忽略不计。那为何不将电容搁置在PZC的前面呢?如果直接搁置在整个PZC电路前面,虽然起到了隔离DC的作用,但是隔直电容会与PZC中的电容串联如此影响到PZC的功能。 从此次讨论引申一点到由放大器实现的加法器电路,加法器的输入由前级放大器驱动,经过测量前级放大器输出基线在0V附近,DC水平在经过传统PZC后围绕在0~1mV左右。前级放大器和加法器放大器型号相同,器件手册给出的DC offset指标也与实际测试相符。此时,讨论中上头提出尽管加法器输入DC水平在亚毫伏级别,但是多支路信号的基线经过不同放大器之后并不一致,所以在加法器上即为非同电位相加,多路信号融合(merger)后输出信号的前沿与同电位融合必然不同。这个”不同“在通用应用中也许不会care,但是在我们的系统中,却是非常重要的。似乎、好像很有道理,值得思考。
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    2019-5-20 15:14
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    http://share.hamamatsu.com.cn/specialDetail/804.html#Q001 HAMAMATSU(滨松)多像素光子计数器答疑。
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