标签: 硬件实现

基于DSP的主动噪声控制算法结构与硬件实现研究……

软件无线电中跳频的研究与硬件实现……

基于VHDL语言的浮点乘法器的硬件实现……

针对高速网络通信中高位宽并行数据的实时校验需求，提出了一种可单周期实现的、面向128位并行数据的循环冗余校验算法（CyclicRedundancyCheck，CRC）。该算法首先根据CRC串行编码原理得到8位并行数据的CRC校验矩阵，之后对矩阵进行迭代简化，得到32位并行数据的参数矩阵，此参数矩阵作为该CRC算法的核心实现了对数据进行预处理。最后对该算法进行了硬件实现，仿真及综合结果表明，该算法可在单周期内完成对128位并行数据的CRC编码和解码校验，时钟频率提高1.8倍，而硬件开销仅增加5.15%。