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ADI教你如何把PLL锁定时间从4.5ms缩短到360μs？

AN-1390手动选择频段以缩短PLL锁定时间(Rev.0).pdf

在跳频通信中，锁相环频率合成器（PLLFS）需要在极短的时间内完成频率切换，为此本文分析了典型PLLFS频率锁定时的暂态响应全过程，并提出了一种加速锁定的新环路滤波结构，该结构利用开关二极管的单向导通特性，在频率跳变时加快非线性响应速度，而且不影响频率稳定后的频谱纯度。仿真结果显示，典型滤波结构的锁定时间为219.3μs，而该滤波结构的锁定时间只有52μs，极大的加速了PLLFS的频率切换。