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基于SRAM型FPGA的SEU敏感性研究.

RobustSEUMitigationWithStratixIIIFPGAs……

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相对于ASIC，采用FPGA设计的系统有明显的优势，例如，快速工艺技术改进和设计创新等，支持在高可用性、高可靠性和安全关键系统中使用FPGA。然而，技术进步也带来了其他影响，例如，对于以前可以忽略的软错误，现在却非常敏感。由单事件干扰(SEU)导致的这些软错误不是破坏性的，系统不需要停止工作就能够纠正软错误。本白皮书介绍为Altera®StratixV®FPGA开发的增强SEU降低技术怎样通过强大的技术路线来解决软错误系统难题。采用28-nmFPGA切实降低SEUWP-01135-1.0白皮书相对于ASIC，采用FPGA设计的系统有明显的优势，例如，快速工艺技术改进和设计创新等，支持在高可用性、高可靠性和安全关键系统中使用FPGA。然而，技术进步也带来了其他影响，例如，对于以前可以忽略的软错误，现在却非常敏感。由单事件干扰(SEU)导致的这些软错误不是破坏性的，系统不需要停止工作就能够纠正软错误。本白皮书介绍为AlteraStratixVFPGA开发的增强SEU降低技术怎样通过强大的技术路线来解决软错误系统难题。引言随着快速工艺技术改进和创新技术的发展，速度、密度和功耗有了很大的提高，FPGA相对于ASIC的优势越来越明显。然而，技术进步也有其他影响，这些影响以前是可以忽略的。更高的密度带来了相应的影响，对SEU更加敏感，从而导致软错误。虽然仔细的IC设计和布板方法降低了65nm和40nm每比特的软错误率，但是……

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