tag 标签: 1wm

相关资源
  • 所需E币: 3
    时间: 2019-12-24 23:34
    大小: 171.81KB
    上传者: 2iot
    摘要:本应用笔记提供了一些利用MaximAPI控制DS1WM1-Wire总线主机的C语言例程。本文讨论的内容基于DS1WM已经设计到FPGA或ASIC内,主控CPU通过API调用控制DS1WM。DS1WM通过两个文件(DS1WM.c和DS1WM.h)进行通信,这两个文件构成了API。本文讨论的例程包括:初始化、1-Wire复位、ROM搜索算法,说明了1-Wire常见功能的使用。假设读者已经了解1-Wire器件、DS1WM1-Wire主机以及1-Wire总线协议。利用API控制DS1WM1-Wire总线主机Sep03,2004摘要:本应用笔记提供了一些利用MaximAPI控制DS1WM1-Wire总线主机的C语言例程。本文讨论的内容基于DS1WM已经设计到FPGA或ASIC内,主控CPU通过API调用控制DS1WM。DS1WM通过两个文件(DS1WM.c和DS1WM.h)进行通信,这两个文件构成了API。本文讨论的例程包括:初始化、1-Wire复位、ROM搜索算法,说明了1-Wire常见功能的使用。假设读者已经了解1-Wire器件、DS1WM1-Wire主机以及1-Wire总线协议。引言DS1WM1-Wire总线主机内部生成1-Wire时序和控制信号,无需CPU产生逐位控制时序。该控制功能使系统程序设计人员能够使用API函数进行程序开发。DS1WMAPI采用ANSIC语言编写,可以为多种支持ANSIC的微处理器平台所用。以下例程介绍了如何在网络中识别、选择1-Wire从设备,并与其进行通信。图1.1-Wire网络总线示例电路图1所示的电路配置适用于以下所有示例程序。主机CPU利用DS1WM与带有链路模式和GPIO的1-Wire数字温度传感器DS28EA00以及1-Wire1KbEEPROMDS2431进行通信。示例程序重点演示API,而非从设备功能。16MHz的系统时钟通过CLK引脚提供1-Wire主机时序。1-Wire主机的端口引脚需要映射到应用微处理器的引脚。API文件DS1WM.h中包含了引脚映射功能。API头文件中的MaxNumberDevices宏必须更改为实际可能的最大器件数。DS1WM.cAPI文件中的ReadByteFromRegister和WriteByte2Register函数也需要进行修改,以便正……
  • 所需E币: 3
    时间: 2019-12-24 23:29
    大小: 128.46KB
    上传者: 16245458_qq.com
    摘要:本应用指南阐述如何将1-Wire主机(1WM)嵌入到用户ASIC设计之中。本文包含了采用Verilog语言如何创建1-Wire主机例程的摘要。本文提到的DS89C200只是一个理论上的微控制器。另外,假定读者已经具备了1-Wire主机DS1WM和1-Wire协议的一般知识。在FPGA或ASIC中嵌入1-Wire主机Aug10,2004摘要:本应用指南阐述如何将1-Wire主机(1WM)嵌入到用户ASIC设计之中。本文包含了采用Verilog语言如何创建1-Wire主机例程的摘要。本文提到的DS89C200只是一个理论上的微控制器。另外,假定读者已经具备了1-Wire主机DS1WM和1-Wire协议的一般知识。引言1-Wire主机DS1WM,称作1WM,创建它是为了便于实现主机CPU通过1-Wire总线与器件进行通信,而无须涉及位时序操作。本应用指南阐述如何将1-Wire主机(1WM)嵌入到用户ASIC设计之中。本文提到的DS89C200只是一个理论上的微控制器,另外,假定读者已经具备了1-Wire主机DS1WM和Maxim的1-Wire协议的一般知识。如欲了解更详细信息,请参阅应用笔记937:"BookofiButtonStandards"和DS1WM数据资料。结构1WM排列象一个顶级的甲胄,连接四个子模块,构成一个完整的单元。在这个顶级的甲胄中并没有HDL代码。四个子模块分别是:one_wire_interface、one_wire_master、clk_prescaler和one_wire_io。对于那些不需要时钟分频器的应用,如果提供外部1MHz时钟源作为clk_1us时钟信号,就可以省去预分频器模块(如DS1WM数据资料中的τ注释,输入时钟指定在0.8MHz至1.0MHz之间)。one_wire_io模块为DATA总线和DQ提供双向信号。在大多数应用中,DQ信号是一个I/O引脚。如果是这种情况,DQ引脚驱动器必须是一个漏极开路引脚,且具有合适的ESD保护(图1)。另外,如果外围器件所使用的上拉电压高于1WM电源电压,则引脚驱动器……
  • 所需E币: 3
    时间: 2019-12-24 22:04
    大小: 171.92KB
    上传者: 16245458_qq.com
    摘要:本应用笔记提供了一些利用MaximAPI控制DS1WM1-Wire总线主机的C语言例程。本文讨论的内容基于DS1WM已经设计到FPGA或ASIC内,主控CPU通过API调用控制DS1WM。DS1WM通过两个文件(DS1WM.c和DS1WM.h)进行通信,这两个文件构成了API。本文讨论的例程包括:初始化、1-Wire复位、ROM搜索算法,说明了1-Wire常见功能的使用。假设读者已经了解1-Wire器件、DS1WM1-Wire主机以及1-Wire总线协议。利用API控制DS1WM1-Wire总线主机Sep03,2004摘要:本应用笔记提供了一些利用MaximAPI控制DS1WM1-Wire总线主机的C语言例程。本文讨论的内容基于DS1WM已经设计到FPGA或ASIC内,主控CPU通过API调用控制DS1WM。DS1WM通过两个文件(DS1WM.c和DS1WM.h)进行通信,这两个文件构成了API。本文讨论的例程包括:初始化、1-Wire复位、ROM搜索算法,说明了1-Wire常见功能的使用。假设读者已经了解1-Wire器件、DS1WM1-Wire主机以及1-Wire总线协议。引言DS1WM1-Wire总线主机内部生成1-Wire时序和控制信号,无需CPU产生逐位控制时序。该控制功能使系统程序设计人员能够使用API函数进行程序开发。DS1WMAPI采用ANSIC语言编写,可以为多种支持ANSIC的微处理器平台所用。以下例程介绍了如何在网络中识别、选择1-Wire从设备,并与其进行通信。图1.1-Wire网络总线示例电路图1所示的电路配置适用于以下所有示例程序。主机CPU利用DS1WM与带有链路模式和GPIO的1-Wire数字温度传感器DS28EA00以及1-Wire1KbEEPROMDS2431进行通信。示例程序重点演示API,而非从设备功能。16MHz的系统时钟通过CLK引脚提供1-Wire主机时序。1-Wire主机的端口引脚需要映射到应用微处理器的引脚。API文件DS1WM.h中包含了引脚映射功能。API头文件中的MaxNumberDevices宏必须更改为实际可能的最大器件数。DS1WM.cAPI文件中的ReadByteFromRegister和WriteByte2Register函数也需要进行修改,以便正……
  • 所需E币: 5
    时间: 2019-12-24 22:04
    大小: 128.68KB
    上传者: 16245458_qq.com
    摘要:本应用指南阐述如何将1-Wire主机(1WM)嵌入到用户ASIC设计之中。本文包含了采用Verilog语言如何创建1-Wire主机例程的摘要。本文提到的DS89C200只是一个理论上的微控制器。另外,假定读者已经具备了1-Wire主机DS1WM和1-Wire协议的一般知识。在FPGA或ASIC中嵌入1-Wire主机Aug10,2004摘要:本应用指南阐述如何将1-Wire主机(1WM)嵌入到用户ASIC设计之中。本文包含了采用Verilog语言如何创建1-Wire主机例程的摘要。本文提到的DS89C200只是一个理论上的微控制器。另外,假定读者已经具备了1-Wire主机DS1WM和1-Wire协议的一般知识。引言1-Wire主机DS1WM,称作1WM,创建它是为了便于实现主机CPU通过1-Wire总线与器件进行通信,而无须涉及位时序操作。本应用指南阐述如何将1-Wire主机(1WM)嵌入到用户ASIC设计之中。本文提到的DS89C200只是一个理论上的微控制器,另外,假定读者已经具备了1-Wire主机DS1WM和Maxim的1-Wire协议的一般知识。如欲了解更详细信息,请参阅应用笔记937:"BookofiButtonStandards"和DS1WM数据资料。结构1WM排列象一个顶级的甲胄,连接四个子模块,构成一个完整的单元。在这个顶级的甲胄中并没有HDL代码。四个子模块分别是:one_wire_interface、one_wire_master、clk_prescaler和one_wire_io。对于那些不需要时钟分频器的应用,如果提供外部1MHz时钟源作为clk_1us时钟信号,就可以省去预分频器模块(如DS1WM数据资料中的τ注释,输入时钟指定在0.8MHz至1.0MHz之间)。one_wire_io模块为DATA总线和DQ提供双向信号。在大多数应用中,DQ信号是一个I/O引脚。如果是这种情况,DQ引脚驱动器必须是一个漏极开路引脚,且具有合适的ESD保护(图1)。另外,如果外围器件所使用的上拉电压高于1WM电源电压,则引脚驱动器……