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一种新型低抖动快速锁定时钟稳定电路

1.8V千兆以太网收发器低抖动时钟电路

基于FPGA的低抖动时钟锁相环设计方法

摘要：该应用笔记提出了超低抖动时钟合成器的一种设计思路，其目标是产生2GHz时钟时，边沿之间的抖动超低抖动时钟合成器的设计挑战Apr17,2009摘要：该应用笔记提出了超低抖动时钟合成器的一种设计思路，其目标是产生2GHz时钟时，边沿之间的抖动表明，要达到这一抖动指标，设计难度远远高于预期。关于元器件变量和折衷方案的讨论为进一步的研究提供了线索。概述本文为高速数据转换器提供了一个低抖动时钟源的参考设计，目标是在时钟频率高达2GHz时，边沿间抖动出频率，所产生的抖动信噪比SNR为：-20×log(2×π×f×tj)=-64dB。设计需求时钟设计的最高频率为2GHz，然而，一些VCO(压控振荡器)和预分频器能够将其扩展到更高频率，且不同器件能够扩展的范围也不尽相同。这里介绍的参考设计、仿真测试和结果只针对2GHz输出频率。一些高速转换器采用时钟信号的两个沿作为内部定时。这就要求严格的50%占空比。另外，目标输出驱动能力是10dBm/50Ω，即2VP-P差分输出。合成器设计基础图1.传统锁相环最简单的设计是传统的锁相环电路，如图1。如上所述，要求严格的50%占空比。因此，VCO工作在目标时钟的两倍频(4GHz)，然后通过2分频获得目标频率和占空比。由于分频器会引入抖动，所以将其置于锁相环环路以消除噪声。环路滤波器提供对参考噪声的低通滤波和VCO噪声的高通滤波。同时，它也决定了环路建立时间。由于这是固定频率应用，环路建立时间不存在问题；滤波器带宽可只对噪声进行优化。窄带滤波器更容易处理参考噪声，但增加了VCO的噪声负担，宽带滤波器的效果则相反。虽然我们需要在VCO和参考时钟两者之间进行平衡，通过对两者的研究表明，同时获得两者的最佳性能是可能的。100fs抖动的相噪指标决定了噪声将有多低。……

摘要：该应用笔记讨论了鉴频鉴相器的指标对锁相环(PLL)死区及抖动性能的影响。在使用电荷泵环路滤波的PLL设计中，通过产生具有最小脉宽的鉴相输出脉冲，可以减轻PLL的死区效应和相关的锁相环抖动。MAX9382在锁相环中的应用Jan10,2010摘要：该应用笔记讨论了鉴频鉴相器的指标对锁相环(PLL)死区及抖动性能的影响。在使用电荷泵环路滤波的PLL设计中，通过产生具有最小脉宽的鉴相输出脉冲，可以减轻PLL的死区效应和相关的锁相环抖动。锁相环广泛用于电信行业，实现倍频、数据提取和时钟恢复。这些锁相环通常采用基于电荷泵的环路滤波。MAX9382就是这样一款鉴相/鉴频器，用于基于电荷泵的环路滤波架构。MAX9382的关键参数之一是确保最短脉冲宽度，以消除电荷泵环路滤波设计中通常出现的死区效应。MAX9382把输入的相位差转换为可变脉宽的两路脉冲输出，这些输出为“上”、“下”端的脉冲信号，用来控制环路滤波电荷泵。当两个输入频率不同时，MAX9382如同一个鉴频器，其输出时间平均值是输入频率差的函数。这种转换大大改善了环路锁定带外信号的能力。图1给出点击这里，了解典型射频收发器设计的无线器件了MAX9382的内部框图，图2给出了MAX9382输出平均(直流)电压值与输入相位差之间的函数关系。式1、式2和式3说明当输入频率相同时(环路锁定条件下)和输入频率不同时(环路失锁条件下)鉴相/鉴频器的传输函数。图1.MAX9382鉴频/鉴相器图2.MAX9382鉴频/鉴相器理想状态下的响应基于电荷泵的环路滤波图3给出了一个典型的电荷泵和无源环路滤波架构。这个架构利用开关选通匹配的电流源出和电流吸入，控制电流流入或流出环路滤波器。根据鉴相器输入的相差在“上”、“下”输出端产生不……