标签: 数据转换

作者： Manish Sinha ， Achronix 战略规划与业务发展部 长期以来， Achronix 为不同行业的数据密集型和高带宽应用提供了创新性的 FPGA 产品和技术，并帮助客户不断打破性能极限。其中一些应用需要与先进的模拟 / 数字转换器（ ADC ）和数字 / 模拟转换器（ DAC ）进行对接——可由 JESD204C 完美地完成这项任务。 JESD204B/C 是由 JEDEC 定义和开发的高速数据转换器串行接口标准。该标准减少了高速数据转换器和其他高性能器件（如 Achronix Speedster7t FPGA ）之间的数据输入和输出数量。这种数字和模拟信号链的组合使设计人员能够获得简化的小尺寸电路板布局，同时不会对终端系统的性能产生不利影响，从而使设计人员受益。通过高速通用 I/O （ GPIO ）或 SerDes 通道来实现数据转换器件之间的接口 / 互连。 Achronix 在其 Speedster7t FPGA 器件上已经实现了 JESD204C 接口，使客户能够使用他们所选择的 ADC 或 DAC 。由于是在同构 FPGA 架构上实现了软的 JESD204C 接口，客户可以使用他们喜欢的 ADC/DAC 器件并使其设计实现定制化。本文讨论了基于 Achronix Speedster7t FPGA 器件的 JESD204C 解决方案。 Achronix JESD204C 解决方案支持该标准提及的所有功能，并对以前的版本进行改善。旨在实现由标准机构提出的所有的四个目标： ·提高通道速率以支持所需的更高总带宽—— Achronix 的解决方案目前支持每 SerDes 通道高达 24.75 Gbps 的数据速率。 SerDes 可以支持 32 Gbps 的 JESD204C 上限通道速率。用于测试设计的数据转换器使用的是 Analog Devices （ ADI ）的 AD9082 ，它支持的最大数据速率为 24.75 Gbps 。 ·提升有效载荷传输效率—— Achronix 的用户可以使用 FPGA 逻辑来对其设计进行定制和优化。 ·链路稳健性—— Achronix 的解决方案展示了在单通道和多通道模式链路的高度稳健性，同时保持确定性的延迟。例如，对于那些没有量化效应的模式，采样率可以达到 AD9082 支持的最高极限。 ·向后兼容先前的 JESD204B 版本—— Achronix 将会提供 JESD204B 解决方案。 实验室测试方案 Achronix 已成功实现并演示了 Speedster7t JESD204C 的解决方案，该解决方案可连 ADI 的 AD9082 ， AD9082 带有四通道 16 位 DAC 和双通道 12 位 ADC 转换件。实验环回设置（如图 1 所示）包括以下组件： · Bittware 的 VectorPath S7t-VG6 加速卡。板上使用的是 Achronix Speedster7t FPGA 器件。 ·连接 VectorPath 和 ADI 的 EVAL-AD9082 连接器。 Achronix 开发了一块 4-lane 的 QSFP 到 FMC 的连接器，如果有需要的话，还可以调整为 8 通道或 16 通道。 ·配备 FMC 连接器的 ADI EVAL-AD9082 ADC/DAC 板卡。 ·所需的测试设备和其它配件。 图 1 ：连接 VectorPath 和 ADI 的 EVAL-AD9082 连接器板卡 实验设置给发送（ Tx ）的和接收（ Rx ）的方向上提供完整的信号链。各组件的功能如下： ·在 VectorPath 加速卡上的 Speedster7t AC7t1500 FPGA 器件中实现 JESD204C 发送 / 接收 IP 功能。通过连接的 PC 上的 Linux 控制台运行特定的测试脚本。 · Speedster7t SerDes 通道通过定制的 FMC-QSFP 连接器板卡连接到 ADC/DAC 。 QSFP28 模块支持四个 SerDes 通道，每个通道的运行速度为 24.75 Gbps 。 ·通过所连 PC 调用 API ，完成对 ADI 的 AD9082-FMCA-EBZ 评估板上数千个寄存器进行编程配置。另外，也可以使用 FPGA 上的软 CPU 核或 SoC 中的硬 CPU 核对寄存器进行编程配置。 ·外部时钟源使 VectorPath 加速卡和 AD9082-FMCA-EBZ 评估板同步。也可以通过使用 AD9082-FMCA-EBZ 上的振荡器来生成内部时钟，并通过 FMC-QSFP 连接器馈送到 VectorPath 加速卡。 ·由一个任意波形发生器（ AWG ） 产生波形被通过外部直传送给 ADC0 和 ADC1 。 ·环回发生在 Speedster7t FPGA 内部，处于 JESD204C 接收和发送模块之间，而 DAC 输出显示在示波器上。 · DAC0 和 DAC1 输出的预期波形显示在连接的示波器上。 图 2 ：四通道环回示例 上图显示了一个四通道环回配置。信号路径为 AWG （ I/Q 信号）→ AD9082-FMCA-EBZ （ ADC ）→ FMC QSFP56 → Speedster7t JESD204C Rx →环回→ Speedster7t JESD204C Tx → FMC QSFP56 → AD9082-FMCA-EBZ （ DAC ）→示波器。 AD9082-FMCA-EBZ 的 ADC0 和 ADC1 的输入 I/Q 波形具有相同的频率，但相位相差 90 度。频率取决于 AD9082-FMCA-EBZ 支持的模式，该设置可以在最小且可接受的抖动下，实现该特定模式所声明的最高频率。 基于 Speedster7t FPGA 器件，实现的先进的 Achronix JESD204C 解决方案，可以实现 JESD204C 数据转换器所支持的最高速率。该解决方案为连接的 ADC/DAC 设备提供了一个与供应商无关的接口，从而支持客户可以选择他们喜欢的 ADC/DAC 供应商。 联系我们的 专家 ，以安排免费的演示或评估。

　　 模拟产品在设计相当的情况下，其性能差异的关键在于工艺。TI的2万多种模拟产品涉及40种不同的工艺。—— Art George，TI高性能模拟产品部高级副总裁 　　数字化时代将造就更多模拟产品的商机，2009年TI全球模拟业务占总体业务41%，并且还在增长。TI高性能模拟产品部高级副总裁Art George日前在接受EDN China专访时表示，TI每年有800多种模拟产品推出，他的部门每年推出300种。但尽管如此，TI同样也要面临几家老牌模拟大厂和本土轻晶圆公司的竞争，“我们关注这些公司，TI在亚太设立了35个分部，15个在中国，不仅是提供本地支持也希望籍此得到市场最直接的需求反馈。” 　　 广而精和先进工艺 　　TI在模拟产品上的优势简单讲就是广而精，以规模效益推动其产品和工艺研发的巨大投入并籍此形成强大的竞争优势。TI高性能模拟产品部管辖的产品范围超过2万种，涉及40种不同技术和工艺。George表示，“收购”是TI在模拟垂直市场实现持续快速扩张的重要途径，这些被收购公司的产品技术在细分的垂直市场都具有各自独特的优势，“我们可以为系统的任何一个部分提供产品，也可籍此提供整个系统的产品——大部分竞争对手只能在某一部分和领域提供产品，” George说。 　　广而精的产品线为TI扩大了市场版图，迄今为止，在医疗、工控、汽车、数字媒体及播放、测试测量、通信设备、无线手持设备、计算、视频监控和视频会议等几乎各个行业都有TI的模拟产品，正如上述所言，收购垂直领域代表性公司和巨大的工艺投入保证了TI模拟产品的竞争优势。 　　在HPA（高新能模拟）产品的定位上，TI集中在信号链，George指出，模拟产品在设计相当的情况下，其性能差异的关键在于工艺。要持续支持广而精的竞争优势，强大的自主工艺体系不可或缺。以TI标准模拟器件的工艺情况看，四大工艺体系构筑了这一基础：包括Bicom3——高速放大器工艺；HPA07——高精度AD/DA和低压放大器工艺；C05——高密度数据转换器工艺。对高速AD/DA而言，该技术在器件实现高速的同时保证了低功耗，正是基于这一技术，TI得以实现业界最快的AD/DA；LBC——高压电源管理产品工艺，TI是最早进行该类工艺开发的供应商，TI广为人知的05\07\09系列即基于该技术。 　　 HPA 的市场定位 　　TI的HPA关注在哪些市场呢？“所有的，”George说，“通信、多媒体、计算、工业等领域对速度、精度、功耗、尺寸、低噪、集成度等等方面各有不同要求，而TI多样化的产品线能够满足这些需求。不过，TI也有阶段性的市场重点，最近一个便是医疗电子。”他表示，人口老化、医疗成本的上涨、远程诊疗和新兴市场以及个人健康设备的普及等因素正在推动医疗电子市场的增长 　　George认为，心电/脑电仪等诊断类产品的发展方向是小型化便携化和高集成度智能化，患者可以随身携带并和医生通过远程方式传递数据进行诊疗。基于这个趋势，TI在不久前推出了集成ECG/EEG前端的8通道24位模数转换器ADS1298，减少95%的前端器件和95%的耗电（1mW/通道），4-uVpp（典型值）输入参考噪声,增加了便携式诊断设备的精度和良好的用户体验。 　　较之数字系统，模拟系统的设计更离不开支持。George表示，TI的模拟eLab设计中心作为一个支持平台基本上覆盖了模拟设计的需求。（ 有关该专访的更多详细内容，敬请关注5月刊杂志及电子版。 ）

在使用模数转换器(ADC)进行设计时，人们很容易错误地认为，缩小输入信号以满足ADC的满量程范围，会造成信噪比(SNR)的明显降低。需要处理宽电压摆幅的系统设计人员对此更是尤为关注。此外，与较高电压供电的ADC相比，低压供电(5V或更低)的ADC更是种类繁多。较高电压供电通常会导致更大的功耗和更复杂的电路板布局(例如，需要更多的去耦电容)。本文将讨论影响SNR损失(由信号缩放引入)的主要因素，如何对其进行定量分析，以及更重要的是：如何把这种影响降至最低。 传感器或系统产生的许多信号都是双极性高压信号(如广泛使用的±10V信号)。不过，有很多简单的方法可以使这种信号通过ADC；也可以采用各种集成高压ADC解决方案：可处理这种满量程的大输入信号，而又不牺牲SNR。这些解决方案需要极高的供电电压来满足输入范围的要求，并且其功耗也相当大(图1)。这些高压ADC还缩小了信号调理(运放)解决方案的选择范围。如果信号需要与高压和低压输入组合多路复用，系统成本会大幅提升(图2)。 还可以使用输入放大器对信号进行缩放，使其与低压ADC的满量程输入范围相符合。这种信号调理电路可以连接到一个多路复用输入，从而使所有的信号都能与ADC的范围相符合(图3)。 当使用放大器进行信号电压缩放时，噪声以放大器输入为参考。此时，有两个主要的噪声源：放大器本身的输入参考噪声，以及ADC的缩小输入参考噪声。这两个噪声源按照二次项的方式组合。此外，放大器的噪声还会通过ADC的输入带宽以及放大器与ADC输入之间的抗混叠滤波器进行滤波，参见图4. 　　图4:缩放放大器引入噪声，但噪声由RC电路和ADC的输入网络滤波。 　　系统SNR(放大器输入端)的计算公式为： 　式中： VnADC为ADC的输入RMS噪声;VnOPA为放大器的输入参考噪声(输入参考的X倍)=单极点-3dB频率。 　　给定ADC的满量程范围、ADC的输入参考噪声和放大器的比例因子后，有两个变量会影响到SNR损失降低的目标：滤波器的截止频率和放大器的输入参考噪声。 　　如果信号源具有低频分量，可以设计滤波器，使放大器能够容许较大的输入噪声(较高的输入噪声通常与较低的功耗和成本有关)。如果ADC限制了系统的带宽，放大器需要具有足够低的输入参考噪声，以便把SNR损失控制在可接受的范围内。 　　举例来说，给定一个±10V输入信号和一个SNR为92dB的5VP-P满量程范围ADC,则比例因子(输入与满量程范围之比)为4.数据表中的ADC输入参考噪声为44.4nV RMS .假设滤波器的截止频率为10kHz,放大器的输入参考噪声为10nV/ (Hz) 1/2,则SNR的损失为：SNR(loss)=0.035dB. 　　如果没有滤波器，并假定ADC带宽为10MHz,为了达到相同的SNR损失，所需的输入参考噪声则变为0.3nV/(Hz) 1/2,这一要求非常严格。 　　对于10MHz相同带宽的ADC,如果允许SNR(loss)=0.5dB,则对放大器的噪声要求为4nV/(Hz) 1/2,相对来说较容易实现。 　　因此，如果给定了系统带宽和可容许的SNR损失，增加比例放大器以使高压信号转换到满量程范围的低压ADC,将是完全可行的解决方案。当把多路不同摆幅的信号馈送到一个多路复用的低压ADC时，这种解决方案能够实现高性价比的系统。 《电子技术设计》网站版权所有，谢绝转载

在使用模数转换器(ADC)进行设计时，人们很容易错误地认为，缩小输入信号以满足ADC的满量程范围，会造成信噪比(SNR)的明显降低。需要处理宽电压摆幅的系统设计人员对此更是尤为关注。此外，与较高电压供电的ADC相比，低压供电(5V或更低)的ADC更是种类繁多。较高电压供电通常会导致更大的功耗和更复杂的电路板布局(例如，需要更多的去耦电容)。本文将讨论影响SNR损失(由信号缩放引入)的主要因素，如何对其进行定量分析，以及更重要的是：如何把这种影响降至最低。 传感器或系统产生的许多信号都是双极性高压信号(如广泛使用的±10V信号)。不过，有很多简单的方法可以使这种信号通过ADC；也可以采用各种集成高压ADC解决方案：可处理这种满量程的大输入信号，而又不牺牲SNR。这些解决方案需要极高的供电电压来满足输入范围的要求，并且其功耗也相当大(图1)。这些高压ADC还缩小了信号调理(运放)解决方案的选择范围。如果信号需要与高压和低压输入组合多路复用，系统成本会大幅提升(图2)。 还可以使用输入放大器对信号进行缩放，使其与低压ADC的满量程输入范围相符合。这种信号调理电路可以连接到一个多路复用输入，从而使所有的信号都能与ADC的范围相符合(图3)。 当使用放大器进行信号电压缩放时，噪声以放大器输入为参考。此时，有两个主要的噪声源：放大器本身的输入参考噪声，以及ADC的缩小输入参考噪声。这两个噪声源按照二次项的方式组合。此外，放大器的噪声还会通过ADC的输入带宽以及放大器与ADC输入之间的抗混叠滤波器进行滤波，参见图4. 　　图4:缩放放大器引入噪声，但噪声由RC电路和ADC的输入网络滤波。 　　系统SNR(放大器输入端)的计算公式为： 　式中： VnADC为ADC的输入RMS噪声;VnOPA为放大器的输入参考噪声(输入参考的X倍)=单极点-3dB频率。 　　给定ADC的满量程范围、ADC的输入参考噪声和放大器的比例因子后，有两个变量会影响到SNR损失降低的目标：滤波器的截止频率和放大器的输入参考噪声。 　　如果信号源具有低频分量，可以设计滤波器，使放大器能够容许较大的输入噪声(较高的输入噪声通常与较低的功耗和成本有关)。如果ADC限制了系统的带宽，放大器需要具有足够低的输入参考噪声，以便把SNR损失控制在可接受的范围内。 　　举例来说，给定一个±10V输入信号和一个SNR为92dB的5VP-P满量程范围ADC,则比例因子(输入与满量程范围之比)为4.数据表中的ADC输入参考噪声为44.4nV RMS .假设滤波器的截止频率为10kHz,放大器的输入参考噪声为10nV/ (Hz) 1/2,则SNR的损失为：SNR(loss)=0.035dB. 　　如果没有滤波器，并假定ADC带宽为10MHz,为了达到相同的SNR损失，所需的输入参考噪声则变为0.3nV/(Hz) 1/2,这一要求非常严格。 　　对于10MHz相同带宽的ADC,如果允许SNR(loss)=0.5dB,则对放大器的噪声要求为4nV/(Hz) 1/2,相对来说较容易实现。 　　因此，如果给定了系统带宽和可容许的SNR损失，增加比例放大器以使高压信号转换到满量程范围的低压ADC,将是完全可行的解决方案。当把多路不同摆幅的信号馈送到一个多路复用的低压ADC时，这种解决方案能够实现高性价比的系统。 《电子技术设计》网站版权所有，谢绝转载