标签: 电磁兼容性

电动车线缆应用需求：高速传输不可少 现今智能电动车使用了大量的电子组件，而组件之间需要进行数据通信，透过高速线缆可以传输高带宽数据信号，因此被广泛应用于智能电动车中。 百佳泰合作的线缆大厂客户承接了一家电动车大厂的案子，替其生产电动车内使用的USB Type-C Cable。而为了确保USB Type-C Cable在电动车中能够正常使用，至少需要满足以下要求： 电磁兼容性：USB Type-C Cable需要具有良好的电磁兼容性，以免对车中其他组件的运作造成干扰。 耐高温：电动车的内部环境温度较高，因此USB Type-C Cable需要耐受高温。 耐振动：电动车在行驶过程中会产生振动，因此USB Type-C Cable需要耐振动。 而线缆客户所生产的线缆因为在电磁兼容性发生问题，所生产的USB Type-C Cable会有RFI (Radio Frequency Interference)射频干扰，导致其客户的电动车GPS功能异常，便寻求我们的服务，替线缆分析问题并协助解决。 客户的问题与难处：发现状况后为何无法找出 成因 及解决之道？ 线缆厂商从其电动车厂客户端反应，发现该车款有GPS功能异常问题，并透过交叉检验后锁定是他们生产的USB Type-C Cable所造成，但知道了问题，却没有办法找出根本原因并进行修正，他们遇到主要困难如下： 缺乏足够讯息跟相应知识：客户对于车厂端提供GPS故障情况讯息掌握不足，且对于GPS的技术规格、设计要求都缺乏足够了解，无法进行初步判断。 缺乏问题排查经验：客户之前没有遇到这样的问题，缺乏问题排查经验，以致遇到问题时不知道该从何下手。 测试设备不足：客户缺少完善的测试设备，难以对线缆产品进行全面检测，以及问题分析与定位。 问题分析 透过经验以及对规格的了解，百佳泰专家团队很快锁定问题最大可能是来自于电磁干扰，经实验室进一步分析客户样品，我们发现其Type-C Connector端设计的外壳存在多处孔洞，而由于这些孔洞缺乏射频干扰屏蔽效果，它们可能就是导致电动车GPS功能异常的根源。 根据我们的经验，GPS通常使用L1/L2频段，因此RFI必须能够有效通过这些频段；而高频部分则对GPS的影响较小，因此，百佳泰首先考虑的是L1/L2频段可能存在问题，进而导致GPS功能异常。 除错顾问服务 基于问题分析的状况，帮客户设计以下除错的计划 1. 确认客户原始设计的RFI状态RFI狀態 首先，需要确认客户原始设计的RFI状态是否确实存在问题。 2. 针对外壳孔洞进行处理 针对外壳孔洞，将使用铜箔进行包覆，以提升RFI的屏蔽效果。 3. 验证RFI屏蔽效果屏蔽效果 完成铜箔包覆后，我们将再次检查RFI的屏蔽效果，如果效果仍然不足，则需要采取进一步措施。 4. 将铜箔与线缆接地 若RFI屏蔽效果仍不足，须将铜箔与线缆的地线进行搭接，以有效排除RFI。 经过上述步骤，最终有效解决了其线缆造成GPS功能异常的问题。

　　除了元器件的选择和电路设计之外，良好的印制电路板（PCB）设计在电磁兼容性中也是一个非常重要的因素。PCB EMC设计的关键，是尽可能减小回流面积，让回流路径按照设计的方向流动。最常见返回电流问题来自于参考平面的裂缝、变换参考平面层、以及流经连接器的信号。跨接电容器或是去耦合电容器可能可以解决一些问题，但是必需要考虑到电容器、过孔、焊盘以及布线的总体阻抗。本讲将从PCB的分层策略、布局技巧和布线规则三个方面，介绍EMC的PCB设计技术。 　　PCB分层策略 　　电路板设计中厚度、过孔制程和电路板的层数不是解决问题的关键，优良的分层堆叠是保证电源汇流排的旁路和去耦、使电源层或接地层上的瞬态电压最小并将信号和电源的电磁场屏蔽起来的关键。从信号走线来看，好的分层策略应该是把所有的信号走线放在一层或若干层，这些层紧挨著电源层或接地层。对於电源，好的分层策略应该是电源层与接地层相邻，且电源层与接地层的距离尽可能小，这就是我们所讲的“分层”策略。下面我们将具体谈谈优良的PCB分层策略。 　　1．布线层的投影平面应该在其回流平面层区域内。布线层如果不在其回流平面层地投影区域内，在布线时将会有信号线在投影区域外，导致“边缘辐射”问题，并且还会导致信号回路面积地增大，导致差模辐射增大。 　　2．尽量避免布线层相邻的设置。因为相邻布线层上的平行信号走线会导致信号串扰，所以如果无法避免布线层相邻，应该适当拉大两布线层之间的层间距，缩小布线层与其信号回路之间的层间距。 　　3．相邻平面层应避免其投影平面重叠。因为投影重叠时，层与层之间的耦合电容会导致各层之间的噪声互相耦合。 　　多层板设计： 　　时钟频率超过5MHz，或信号上升时间小于5ns时，为了使信号回路面积能够得到很好的控制，一般需要使用多层板设计。在设计多层板时应注意如下几点原则： 　　1．关键布线层（时钟线、总线、接口信号线、射频线、复位信号线、片选信号线以及各种控制信号线等所在层）应与完整地平面相邻，优选两地平面之间，如图1所示。关键信号线一般都是强辐射或极其敏感的信号线，靠近地平面布线能够使其信号回路面积减小，减小其辐射强度或提高抗干扰能力。 图1 关键布线层在两地平面之间 　　2．电源平面应相对于其相邻地平面内缩（建议值5H～20H）。电源平面相对于其回流地平面内缩可以有效抑制“边缘辐射”问题，如图2所示。 图2电源平面应相对于其相邻地平面内缩 　　此外，单板主工作电源平面（使用最广泛的电源平面）应与其地平面紧邻，以有效地减小电源电流的回路面积，如图3所示。 图3 电源平面应与其地平面紧邻 　　3．单板TOP、BOTTOM层是否无≥50MHz的信号线。如有，最好将高频信号走在两个平面层之间，以抑制其对空间的辐射。 　　单层板和双层板设计： 　　对于单层板和双层板的设计，主要应注意关键信号线和电源线的设计。电源走线附近必须有地线与其紧邻、平行走线，以减小电源电流回路面积。 　　单层板的关键信号线两侧应该布“Guide Ground Line”，如图4所示。双层板的关键信号线地投影平面上应有大面积铺地，或者同单层板地处理办法，设计“Guide Ground Line”，如图5所示。关键信号线两侧地“保卫地线”一方面可以减小信号回路面积，另外，还可以防止信号线与其他信号线之间地串扰。 图4单层板的关键信号线两侧布“Guide Ground Line” 图5 双层板的关键信号线地投影平面上大面积铺地 　　总的来说，PCB板的分层可以依据下表来设计。 　　PCB布局技巧 　　PCB布局设计时，应充分遵守沿信号流向直线放置的设计原则，尽量避免来回环绕，如图6所示。这样可以避免信号直接耦合，影响信号质量。此外，为了防止电路之间、电子元器件之间的互相干扰和耦合，电路的放置和元器件的布局应遵从如下原则：   图 6 电路模块沿信号流向直线放置 　　1．单板上如果设计了接口“干净地”，则滤波、隔离器件应放置在“干净地”和工作地之间的隔离带上。这样可以避免滤波或隔离器件通过平面层互相耦合，削弱效果。此外，“干净地”上，除了滤波和防护器件之外，不能放置任何其他器件。 　　2．多种模块电路在同一PCB上放置时，数字电路与模拟电路、高速与低速电路应分开布局，以避免数字电路、模拟电路、高速电路以及低速电路之间的互相干扰。另外，当线路板上同时存在高、中、低速电路时，为了避免高频电路噪声通过接口向外辐射，应该遵从图7中的布局原则。   图7 高、中、低速电路布局原则 　　3．线路板电源输入口的滤波电路应应靠近接口放置，避免已经经过了滤波的线路被再次耦合。   图8 电源输入口的滤波电路应应靠近接口放置 　　4．接口电路的滤波、防护以及隔离器件靠近接口放置，如图9所示，可以有效的实现防护、滤波和隔离的效果。如果接口处既有滤波又有防护电路，应该遵从先防护后滤波的原则。因为防护电路是用来进行外来过压和过流抑制的，如果将防护电路放置在滤波电路之后，滤波电路会被过压和过流损坏。此外，由于电路的输入输出走线相互耦合时会削弱滤波、隔离或防护效果，布局时要保证滤波电路（滤波器）、隔离以及防护电路的输入输出线不要相互耦合。   图9接口电路的滤波、防护以及隔离器件靠近接口放置 　　5．敏感电路或器件（如复位电路等）远离单板各边缘特别是单板接口侧边缘至少1000mil。 　　6．存在较大电流变化的单元电路或器件（如电源模块的输入输出端、风扇及继电器）附近应放置储能和高频滤波电容，以减小大电流回路的回路面积。 　　7．滤波器件需并排放置，以防止滤波后的电路被再次干扰。 　　8．晶体、晶振、继电器、开关电源等强辐射器件远离单板接口连接器至少1000mil。这样可将干扰直接向外辐射或在外出电缆上耦合出电流来向外辐射。 　　PCB布线规则 　　除了元器件的选择和电路设计之外，良好的印制电路板（PCB）布线在电磁兼容性中也是一个非常重要的因素。既然PCB是系统的固有成分，在PCB布线中增强电磁兼容性不会给产品的最终完成带来附加费用。任何人都应记住一个拙劣的PCB布线能导致更多的电磁兼容问题，而不是消除这些问题，在很多例子中，就算加上滤波器和元器件也不能解决这些问题。到最后，不得不对整个板子重新布线。因此，在开始时养成良好的PCB布线习惯是最省钱的办法。下面将对PCB布线的一些普遍规则和电源线、地线及信号线的设计策略进行介绍，最后，根据这些规则，对空气调节器的典型印制电路板电路提出改进措施。 　　1.  布线分离 　　布线分离的作用是将PCB同一层内相邻线路之间的串扰和噪声耦合最小化。3W规范表明所有的信号（时钟，视频，音频，复位等等）都必须象图10所示那样，在线与线，边沿到边沿间予以隔离。为了进一步的减小磁耦合，将基准地布放在关键信号附近以隔离其他信号线上产生的耦合噪声。 图10 线迹隔离 　　2．保护与分流线路 　　设置分流和保护线路是对关键信号，比如对在一个充满噪声的环境中的系统时钟信号进行隔离和保护的非常有效的方法。在图21中，PCB内的并联或者保护线路是沿着关键信号的线路布放。保护线路不仅隔离了由其他信号线上产生的耦合磁通，而且也将关键信号从与其他信号线的耦合中隔离开来。分流线路和保护线路之间的不同之处在于分流线路不必被端接（与地连接），但是保护线路的两端都必须连接到地。为了进一步的减少耦合，多层PCB中的保护线路可以每隔一段就加上到地的通路。 图11 分流和保护线路  　 　3．电源线设计 　　根据印制线路板电流的大小，尽量加粗电源线宽度，减少环路电阻。同时、使电源线、地线的走向和数据传递的方向一致，这样有助于增强抗噪声能力。在单面板或双面板中，如果电源线走线很长，应每隔3000mil对地加去耦合电容，电容取值为10uF＋1000pF。 　　4．地线设计 　　地线设计的原则是： 　　(1)数字地与模拟地分开。若线路板上既有逻辑电路又有线性电路，应使它们尽量分开。低频电路的地应尽量采用单点并联接地，实际布线有困难时可部分串联后再并联接地。高频电路宜采用多点串联接地，地线应短而租，高频元件周围尽量用栅格状大面积地箔。 　　(2)接地线应尽量加粗。若接地线用很纫的线条，则接地电位随电流的变化而变化，使抗噪性能降低。因此应将接地线加粗，使它能通过三倍于印制板上的允许电流。如有可能，接地线应在2~3mm以上。 　　(3)接地线构成闭环路。只由数字电路组成的印制板，其接地电路布成团环路大多能提高抗噪声能力。 　　5．信号线设计 　　对于关键信号线，如果单板有内部信号走线层，则时钟等关键信号线布在内层，优先考虑优选布线层。另外，关键信号线一定不能跨分割区走线，包括过孔、焊盘导致的参考平面间隙，否则会导致信号回路面积的增大。而且关键信号线应距参考平面边沿≥3H（H为线距离参考平面的高度），以抑制边缘辐射效应。 　　对于时钟线、总线、射频线等强辐射信号线和复位信号线、片选信号线、系统控制信号等敏感信号线，应远离接口外出信号线。从而避免强辐射信号线上的干扰耦合到外出信号线上，向外辐射；也避免接口外出信号线带进来的外来干扰耦合到敏感信号线上，导致系统误操作。 　　对于差分信号线应同层、等长、并行走线，保持阻抗一致，差分线间无其它走线。因为保证差分线对的共模阻抗相等，可以提高其抗干扰能力。 　　根据以上布线规则，对空气调节器的典型印制电路板电路进行改进优化，如图12所示。 图12  改进空气调节器的典型印制电路板电路 　　总体来说，PCB设计对EMC的改善是：在布线之前，先研究好回流路径的设计方案，就有最好的成功机会，可以达成降低EMI辐射的目标。而且在还没有动手实际布线之前，变更布线层等都不必花费任何钱，是改善EMC最便宜的做法。

　　第一篇 PCB布线 　　在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的， 在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。PCB布线有单面布线、 双面布线及多层布线。布线的方式也有两种：自动布线及交互式布线，在自动布线之前， 可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行， 以免产生反射干扰。必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。 　　自动布线的布通率，依赖于良好的布局，布线规则可以预先设定， 包括走线的弯曲次数、导通孔的数目、步进的数目等。一般先进行探索式布经线，快速地把短线连通， 然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。 并试着重新再布线，以改进总体效果。 　　对目前高密度的PCB设计已感觉到贯通孔不太适应了， 它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用， 还省出许多布线通道使布线过程完成得更加方便，更加流畅，更为完善，PCB 板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会， 才能得到其中的真谛。 　　1 电源、地线的处理 　　既使在整个PCB板中的布线完成得都很好，但由于电源、 地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。所以对电、 地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。 　　对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因， 现只对降低式抑制噪音作以表述： 　　（1）、众所周知的是在电源、地线之间加上去耦电容。 　　（2）、尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线＞电源线＞信号线，通常信号线宽为：0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5 mm对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用) 　　（3）、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。或是做成多层板，电源，地线各占用一层。 　　2 数字电路与模拟电路的共地处理 　　现在有许多PCB不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混合构成的。因此在布线时就需要考虑它们之间互相干扰问题，特别是地线上的噪音干扰。 数字电路的频率高，模拟电路的敏感度强，对信号线来说，高频的信号线尽可能远离敏感的模拟电路器件，对地线来说，整人PCB对外界只有一个结点，所以必须在PCB内部进行处理数、模共地的问题，而在板内部数字地和模拟地实际上是分开的它们之间互不相连，只是在PCB与外界连接的接口处（如插头等）。数字地与模拟地有一点短接，请注意，只有一个连接点。也有在PCB上不共地的，这由系统设计来决定。 　　3 信号线布在电（地）层上在多层印制板布线时，由于在信号线层没有布完的线剩下已经不多，再多加层数就会造成浪费也会给生产增加一定的工作量，成本也相应增加了，为解决这个矛盾，可以考虑在电（地）层上进行布线。首先应考虑用电源层，其次才是地层。因为最好是保留地层的完整性。 　　4 大面积导体中连接腿的处理 　　在大面积的接地（电）中，常用元器件的腿与其连接，对连接腿的处理需要进行综合的考虑，就电气性能而言，元件腿的焊盘与铜面满接为好，但对元件的焊接装配就存在一些不良隐患如：①焊接需要大功率加热器。②容易造成虚焊点。所以兼顾电气性能与工艺需要，做成十字花焊盘，称之为热隔离（heat shield）俗称热焊盘（Thermal），这样，可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少。多层板的接电（地）层腿的处理相同。 　　5 布线中网络系统的作用 　　在许多CAD系统中，布线是依据网络系统决定的。网格过密，通路虽然有所增加，但步进太小，图场的数据量过大，这必然对设备的存贮空间有更高的要求，同时也对象计算机类电子产品的运算速度有极大的影响。而有些通路是无效的，如被元件腿的焊盘占用的或被安装孔、定们孔所占用的等。网格过疏，通路太少对布通率的影响极大。所以要有一个疏密合理的网格系统来支持布线的进行。 　　标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸(2.54 mm)或小于0.1英寸的整倍数，如：0.05英寸、0.025英寸、0.02英寸等。  　　6 设计规则检查（DRC） 　　布线设计完成后，需认真检查布线设计是否符合设计者所制定的规则，同时也需确认所制定的规则是否符合印制板生产工艺的需求，一般检查有如下几个方面： 　　（1）、线与线，线与元件焊盘，线与贯通孔，元件焊盘与贯通孔，贯通孔与贯通孔之间的距离是否合理，是否满足生产要求。 　　（2）、电源线和地线的宽度是否合适，电源与地线之间是否紧耦合（低的波阻抗）？在PCB中是否还有能让地线加宽的地方。 　　（3）、对于关键的信号线是否采取了最佳措施，如长度最短，加保护线，输入线及输出线被明显地分开。 　　（4）、模拟电路和数字电路部分，是否有各自独立的地线。 　　（5）后加在PCB中的图形（如图标、注标）是否会造成信号短路。 　　（6）对一些不理想的线形进行修改。 　　（7）、在PCB上是否加有工艺线？阻焊是否符合生产工艺的要求，阻焊尺寸是否合适，字符标志是否压在器件焊盘上，以免影响电装质量。 　　（8）、多层板中的电源地层的外框边缘是否缩小，如电源地层的铜箔露出板外容易造成短路。 　　第二篇 PCB布局 　　在设计中，布局是一个重要的环节。布局结果的好坏将直接影响布线的效果，因此可以这样认为，合理的布局是PCB设计成功的第一步。 　　布局的方式分两种，一种是交互式布局，另一种是自动布局，一般是在自动布局的基础上用交互式布局进行调整，在布局时还可根据走线的情况对门电路进行再分配，将两个门电路进行交换，使其成为便于布线的最佳布局。在布局完成后，还可对设计文件及有关信息进行返回标注于原理图，使得PCB板中的有关信息与原理图相一致，以便在今后的建档、更改设计能同步起来, 同时对模拟的有关信息进行更新，使得能对电路的电气性能及功能进行板级验证。 　　--考虑整体美观 　　一个产品的成功与否，一是要注重内在质量，二是兼顾整体的美观，两者都较完美才能认为该产品是成功的。 　　在一个PCB板上，元件的布局要求要均衡，疏密有序，不能头重脚轻或一头沉。 　　--布局的检查 　　印制板尺寸是否与加工图纸尺寸相符？能否符合PCB制造工艺要求？有无定位标记？ 　　元件在二维、三维空间上有无冲突？ 　　元件布局是否疏密有序，排列整齐？是否全部布完？ 　　需经常更换的元件能否方便的更换？插件板插入设备是否方便？ 　　热敏元件与发热元件之间是否有适当的距离？ 　　调整可调元件是否方便？ 　　在需要散热的地方，装了散热器没有？空气流是否通畅？ 　　信号流程是否顺畅且互连最短？ 　　插头、插座等与机械设计是否矛盾？ 　　线路的干扰问题是否有所考虑？ 　　第三篇 高速PCB设计 　　（一）、电子系统设计所面临的挑战 　　随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事100MHZ以上的电路设计，总线的工作频率也已经达到或者超过50MHZ，有的甚至超过100MHZ。目前约50% 的设计的时钟频率超过50MHz，将近20% 的设计主频超过120MHz。 　　当系统工作在50MHz时，将产生传输线效应和信号的完整性问题；而当系统时钟达到120MHz时，除非使用高速电路设计知识，否则基于传统方法设计的PCB将无法工作。因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段。只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。 　　（二）、什么是高速电路 　　通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量（比如说１／３），就称为高速电路。 　　实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应。 　　信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的时间，如果传输时间小于1/2的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端。如果反射信号很强，叠加的波形就有可能会改变逻辑状态。 　　（三）、高速信号的确定 　　上面我们定义了传输线效应发生的前提条件，但是如何得知线延时是否大于1/2驱动端的信号上升时间？ 一般地，信号上升时间的典型值可通过器件手册给出，而信号的传播时间在PCB设计中由实际布线长度决定。下图为信号上升时间和允许的布线长度(延时)的对应关系。　 　　PCB 板上每单位英寸的延时为 0.167ns.。但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。通常高速逻辑器件的信号上升时间大约为0.2ns。如果板上有GaAs芯片，则最大布线长度为7.62mm。 　　设Tr 为信号上升时间， Tpd 为信号线传播延时。如果Tr≥4Tpd，信号落在安全区域。如果2Tpd≥Tr≥4Tpd，信号落在不确定区域。如果Tr≤2Tpd，信号落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速布线方法。   　　（四）、什么是传输线 　　PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值0.25-0.55 ohms/foot，因为绝缘层的缘故，并联电阻阻值通常很高。将寄生电阻、电容和电感加到实际的PCB连线中之后，连线上的最终阻抗称为特征阻抗Zo。线径越宽，距电源/地越近，或隔离层的介电常数越高，特征阻抗就越小。如果传输线和接收端的阻抗不匹配，那么输出的电流信号和信号最终的稳定状态将不同，这就引起信号在接收端产生反射，这个反射信号将传回信号发射端并再次反射回来。随着能量的减弱反射信号的幅度将减小，直到信号的电压和电流达到稳定。这种效应被称为振荡，信号的振荡在信号的上升沿和下降沿经常可以看到。 　　（五）、传输线效应 　　基于上述定义的传输线模型，归纳起来，传输线会对整个电路设计带来以下效应。 　　• 反射信号Reflected signals 　　• 延时和时序错误Delay Timing errors 　　• 多次跨越逻辑电平门限错误False Switching 　　• 过冲与下冲Overshoot/Undershoot 　　• 串扰Induced Noise (or crosstalk) 　　• 电磁辐射EMI radiation 　　5.1 反射信号 　　如果一根走线没有被正确终结(终端匹配)，那么来自于驱动端的信号脉冲在接收端被反射，从而引发不预期效应，使信号轮廓失真。当失真变形非常显著时可导致多种错误，引起设计失败。同时，失真变形的信号对噪声的敏感性增加了，也会引起设计失败。如果上述情况没有被足够考虑，EMI将显著增加，这就不单单影响自身设计结果，还会造成整个系统的失败。 　　反射信号产生的主要原因：过长的走线；未被匹配终结的传输线，过量电容或电感以及阻抗失配。 　　5.2 延时和时序错误 　　信号延时和时序错误表现为：信号在逻辑电平的高与低门限之间变化时保持一段时间信号不跳变。过多的信号延时可能导致时序错误和器件功能的混乱。 　　通常在有多个接收端时会出现问题。电路设计师必须确定最坏情况下的时间延时以确保设计的正确性。信号延时产生的原因：驱动过载，走线过长。 　　5.3 多次跨越逻辑电平门限错误 　　信号在跳变的过程中可能多次跨越逻辑电平门限从而导致这一类型的错误。多次跨越逻辑电平门限错误是信号振荡的一种特殊的形式，即信号的振荡发生在逻辑电平门限附近，多次跨越逻辑电平门限会导致逻辑功能紊乱。反射信号产生的原因：过长的走线，未被终结的传输线，过量电容或电感以及阻抗失配。 　　5.4 过冲与下冲 　　过冲与下冲来源于走线过长或者信号变化太快两方面的原因。虽然大多数元件接收端有输入保护二极管保护，但有时这些过冲电平会远远超过元件电源电压范围，损坏元器件。 　　5.5 串扰 　　串扰表现为在一根信号线上有信号通过时，在PCB板上与之相邻的信号线上就会感应出相关的信号，我们称之为串扰。 　　信号线距离地线越近，线间距越大，产生的串扰信号越小。异步信号和时钟信号更容易产生串扰。因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。 　　5.6 电磁辐射 　　EMI(Electro-Magnetic Interference)即电磁干扰，产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面。EMI表现为当数字系统加电运行时，会对周围环境辐射电磁波，从而干扰周围环境中电子设备的正常工作。它产生的主要原因是电路工作频率太高以及布局布线不合理。目前已有进行 EMI仿真的软件工具，但EMI仿真器都很昂贵，仿真参数和边界条件设置又很困难，这将直接影响仿真结果的准确性和实用性。最通常的做法是将控制EMI的各项设计规则应用在设计的每一环节，实现在设计各环节上的规则驱动和控制。 　　（六）、避免传输线效应的方法 　　针对上述传输线问题所引入的影响，我们从以下几方面谈谈控制这些影响的方法。 　　6.1 严格控制关键网线的走线长度 　　如果设计中有高速跳变的边沿，就必须考虑到在PCB板上存在传输线效应的问题。现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则：如果采用CMOS或TTL电路进行设计，工作频率小于10MHz，布线长度应不大于7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz布线长度应在1英寸。对于GaAs芯片最大的布线长度应为0.3英寸。如果超过这个标准，就存在传输线的问题。   　　6.2 合理规划走线的拓扑结构 　　解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时，除非走线分支长度保持很短，否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下，PCB走线采用两种基本拓扑结构，即菊花链(Daisy Chain)布线和星形(Star)分布。 　　对于菊花链布线，布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面，菊花链走线效果最好。但这种走线方式布通率最低，不容易100%布通。实际设计中，我们是使菊花链布线中分支长度尽可能短，安全的长度值应该是：Stub Delay = Trt *0.1. 　　例如，高速TTL电路中的分支端长度应小于1.5英寸。这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。 　　星形拓扑结构可以有效的避免时钟信号的不同步问题，但在密度很高的PCB板上手工完成布线十分困难。采用自动布线器是完成星型布线的最好的方法。每条分支上都需要终端电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算，也可通过CAD工具计算出特征阻抗值和终端匹配电阻值。　 　　在上面的两个例子中使用了简单的终端电阻，实际中可选择使用更复杂的匹配终端。第一种选择是RC匹配终端。RC匹配终端可以减少功率消耗，但只能使用于信号工作比较稳定的情况。这种方式最适合于对时钟线信号进行匹配处理。其缺点是RC匹配终端中的电容可能影响信号的形状和传播速度。 　　串联电阻匹配终端不会产生额外的功率消耗，但会减慢信号的传输。这种方式用于时间延迟影响不大的总线驱动电路。串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。 　　最后一种方式为分离匹配终端，这种方式匹配元件需要放置在接收端附近。其优点是不会拉低信号，并且可以很好的避免噪声。典型的用于TTL输入信号(ACT, HCT, FAST)。 　　此外，对于终端匹配电阻的封装型式和安装型式也必须考虑。通常SMD表面贴装电阻比通孔元件具有较低的电感，所以SMD封装元件成为首选。如果选择普通直插电阻也有两种安装方式可选：垂直方式和水平方式。 　　垂直安装方式中电阻的一条安装管脚很短，可以减少电阻和电路板间的热阻，使电阻的热量更加容易散发到空气中。但较长的垂直安装会增加电阻的电感。水平安装方式因安装较低有更低的电感。但过热的电阻会出现漂移，在最坏的情况下电阻成为开路，造成PCB走线终结匹配失效，成为潜在的失败因素。 　　6.3 抑止电磁干扰的方法 　　很好地解决信号完整性问题将改善PCB板的电磁兼容性(EMC)。其中非常重要的是保证PCB板有很好的接地。对复杂的设计采用一个信号层配一个地线层是十分有效的方法。此外，使电路板的最外层信号的密度最小也是减少电磁辐射的好方法，这种方法可采用"表面积层"技术"Build-up"设计制做PCB来实现。表面积层通过在普通工艺 PCB 上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现 ，电阻和电容可埋在表层下，单位面积上的走线密度会增加近一倍，因而可降低 PCB的体积。PCB 面积的缩小对走线的拓扑结构有巨大的影响，这意味着缩小的电流回路，缩小的分支走线长度，而电磁辐射近似正比于电流回路的面积；同时小体积特征意味着高密度引脚封装器件可以被使用，这又使得连线长度下降，从而电流回路减小，提高电磁兼容特性。 　　6.4 其它可采用技术 　　为减小集成电路芯片电源上的电压瞬时过冲，应该为集成电路芯片添加去耦电容。这可以有效去除电源上的毛刺的影响并减少在印制板上的电源环路的辐射。 　　当去耦电容直接连接在集成电路的电源管腿上而不是连接在电源层上时，其平滑毛刺的效果最好。这就是为什么有一些器件插座上带有去耦电容，而有的器件要求去耦电容距器件的距离要足够的小。 　　任何高速和高功耗的器件应尽量放置在一起以减少电源电压瞬时过冲。 　　如果没有电源层，那么长的电源连线会在信号和回路间形成环路，成为辐射源和易感应电路。 　　走线构成一个不穿过同一网线或其它走线的环路的情况称为开环。如果环路穿过同一网线其它走线则构成闭环。两种情况都会形成天线效应(线天线和环形天线)。天线对外产生EMI辐射，同时自身也是敏感电路。闭环是一个必须考虑的问题，因为它产生的辐射与闭环面积近似成正比。 　　 结束语 　　高速电路设计是一个非常复杂的设计过程，ZUKEN公司的高速电路布线算法(Route Editor)和EMC/EMI分析软件(INCASES,Hot-Stage)应用于分析和发现问题。本文所阐述的方法就是专门针对解决这些高速电路设计问题的。此外，在进行高速电路设计时有多个因素需要加以考虑，这些因素有时互相对立。如高速器件布局时位置靠近，虽可以减少延时，但可能产生串扰和显著的热效应。因此在设计中，需权衡各因素，做出全面的折衷考虑；既满足设计要求，又降低设计复杂度。高速PCB设计手段的采用构成了设计过程的可控性，只有可控的，才是可靠的，也才能是成功的！

  1、  瞬态干扰的三种形态：静电放电（ESD）、电快速脉冲（EFT）、浪涌（SURGE）。 2、  各种形态的产生原因：ESD：人体接触放电；EFT：由感性负载断开产生；浪涌：由雷电在线缆中感应产生。 3、  各种形态的比较： 脉冲上升时间：ESD 极快，1ns;EFT 很快，约5ns；浪涌 慢，在us数量级。 电压（负载阻抗高）：ESD 15kV以上；EFT 10kV以上；浪涌 10kV以下 电流（负载阻抗低）：ESD 人体放电为几十A，放电装置达几百A；EFT 几十A，浪涌 几千A。 能量：ESD 低；EFT（单个脉冲）中等；浪涌 高。 4、  静电放电现象之所以会产生电磁干扰，是因为放电电流具有很高的幅度和很短的上升沿，所以会产生强度大、频谱宽的电磁场；静电测试分为三种，接触放电、空气放电、空气连续放电。（由于在静电放电发生时，电压较低的情况，需要接触上之后才能放电；电压较高情况，发生空气电离（辉光或弧光现象），即空气放电；电压特别高的时候，会发生连续的放电，在多个电压序列中，会有一个以上的低压接触放电，产生严重后果。这三种情况是现实中发生的放电，故在静电测试中应该模拟这三种放电） 5、  常见的瞬间电压抑制器件：压敏电阻、瞬间抑制二极管（TVS）、气体放电管。   1、  压敏电阻：当其两端的电压超过一定幅度的时候，压敏电阻阻值降低，并将电压箝位在一个指定值（datasheet中有体现）。压敏电阻的电流承受能力较大，但相对于工作电压而言，其箝位电压较高，寄生电容较大。压敏电阻的选型后有详解。 2、  TVS：TVS的特点是响应速度较快，箝位电压可以很低，但是其寄生电容比较大，不适用于高速信号线的瞬间电压抑制。一般使用具有雪崩特性的二极管（中等浪涌额定值和小电容）来抑制高速数据线的瞬间电压。 3、  气体放电管：特点是承受电流大，寄生电容小。但是，由于其工作时发生了空气电离导通，其不能自行断开，不适用于直流情况。交流情况下，其跟随电流肯能会超过其额定值，所以有时候在泄放通道中串联电阻，来抑制电流；此外，气体放电管使用寿命大约为50次，随后导通电压降低。 在实际应用中，一般需要这三种器件配合使用。 4、  压敏电阻的选型（一般选取标称电压和流通容量两个参数） 9.1为了延长器件的使用寿命，ZnO压敏电阻所吸收的浪涌电流幅值应小于手册中给出的产品最大通流量。如果手头的器件不够用，可以考虑几个伏安特性相同的压敏电阻并联，以此来提高流通量。 9.2击穿电压（阈值电压）的选取使用公式：V1mA=1.5Vp=2.2VAC，式中，Vp为电路额定电压的峰值（交流）或直流电压值；VAC为额定交流电压的有效值。例如一台用电器的工作电压为交流220V，那么V1mA=1.5Vp=1.5×1.414×220V=476V；或者V1mA=2.2VAC=2.2×220V=484V，因此压敏电阻的击穿电压可选在470－480V之间。 9.3一般地说，压敏电阻器常常与被保护器件或装置并联使用，在正常情况下，压敏电阻器两端的直流或交流电压应低于标称电压。标称电压选取依照以下公式： VmA＝av／bc 式中：a为电路电压波动系数，一般取1.2；v为电路直流工作电压（交流时为有效值）；b为压敏电压误差，一般取0.85；c为元件的老化系数，一般取0.9； 这样计算得到的VmA实际数值是直流工作电压的1．5倍，在交流状态下还要考虑峰值，因此计算结果应扩大1．414倍。 这样就解释了9.1中V1mA=1.5Vp的由来。