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07110静态时序分析（StaticTimingAnalysis）基础及应用◎陈麒旭前言在制程进入深次微米世代之后，芯片（IC）设计的高复杂度及系统单芯片（SOC）设计方式兴起。此一趋势使得如何确保IC质量成为今日所有设计从业人员不得不面临之重大课题。静态时序分析（StaticTimingAnalysis简称STA）经由完整的分析方式判断IC是否能够在使用者的时序环境下正常工作，对确保IC质量之课题，提供一个不错的解决方案。然而，对于许多IC设计者而言，STA是个既熟悉却又陌生的名词。本文将力求以简单叙述及图例说明的方式，对STA的基础概念及其在IC设计流程中的应用做详尽的介绍。什么是STA？STA的简单定义如下：套用特定的时序模型（TimingModel），针对特定电路分析其是否违反设计者给定的时序限制（TimingConstraint）。以分析的方式区分，可分为Path-Based及Block-Based两种。先来看看Path-Based这种分析方式。如图一所示，信号从A点及B点输入，经由4个逻辑闸组成的电路到达输出Y点。套用的TimingModel标示在各逻辑闸上，对于所有输入端到输出端都可以找到相对应的延迟时间。而使用者给定的TimingConstraint为：1.2.3.信号A到达电路输入端的时间点为2（AT=2，AT为ArrivalTime）。信号B到达电路输入端的时间点为5（AT=5）。信号必须在时间点10之前到达输出端Y（RT=10，RT为RequiredTime）。现在我们针对P1及P2两条路径（Path）来做分析。P1的起始点为……