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Refer 输入 ADF4106 的 Refer 要求不严，正弦波方波都可以通吃（不过考虑到防止误计数，还是建议选择正弦波），输入是高阻抗，而且 Vp-p 只要求 0.8V 。记得用隔直电容，这样才能保证被偏置在 AVdd/2     Charge Pump   Charge Pump 电流可调，如果用这里的 Rset 范围来看，电流范围是 289uA 到 8.5mA ， 电流越大，在 PLL 的传递函数里面增益越高， Phase Noise 会越好，但是参考杂散会泄露更多 这里有两个指标值的关注，一个是 Icp Three-State Leakage ，另外一个是 Sink and Source Current Matching 。 这两个指标决定了参考杂散的泄露， PFD 频率越高，后者影响越大，前者影响越小 。 而 PLL Lock 时， VCO 的 input 电压与 Vp/2 压差越大，前者影响越大 如下面的测试结果 参考杂散 请注意看同样是 5800MHz ， 200KHz 的 PFD 和 1MHz 的 PFD 杂散就差了 5dB ，这说明这时 Sink and Source Current Matching 占主导地位 而下面的一个例子，可以说明， Icp Three-State Leakage 的影响 可以看到参考杂散，随着 Tuning Voltage 在变化。这是因为 PLL lock 时，高脉冲和低脉冲的平均值会保证在 tuning voltage ，这个值可以看做是被环路滤波器短暂保持， 但是因为 Tuning voltage 并不和 charge pump 的三态电压值相同，导致漏电，进而引出参考杂散泄露。压差越大，漏电越厉害，杂散泄露越多       归一化相噪 ADF4106 是目前我看到归一化相噪比较好的一颗 PLL 芯片（ NS 的很多都是 -217 以下） 这个归一化相噪可以拿来估计带内相噪， ADIsimPLL 也是用这个算的   具体公式如下 PNtot 为带内相噪， PNsynth 为归一化相噪 这个公式体现了三点： 1.       PLL 芯片鉴相器本身的相噪与鉴相频率正相关，且对数域是线性 2.       PLL 反馈放大了鉴相器的相噪，放大倍数是与分频器正相关（是 20 不是 10 ，因为是电压） 3.       第二条因为乘以 20 倍，占主导地位 上面这个公式可以把 10log Fpfd 里面的 Fpfd 换成与 N 以及输出频率有关的式子，就可以消去 PFD   上一篇：ADF4106 脉冲吞没计数器 下一篇预告， ADF4106 寄存器，初始化，编程