标签: vco

“锁相环”(PLL)是现代通信系统的基本构建模块。PLL通常用在无线电接收机或发射机中，主要提供“本振”(LO)功能；也可用于时钟信号分配和降噪，而且越来越多地用作高采样速率模数(A/D)转换的时 钟 源。 随着集成电路加工**能器件的尺寸缩小，器件电源电压也呈下降趋势，包括PLL和其它混合信号功能所用的电源。然而，PLL的关键元件——“压控振荡器”(VCO)的实用技术要求并未随之大幅降低。许多高性能VCO设计仍然采用分立电路来实施，可能要求高达30 V的电源电压。这就给当今的PLL或RF系统设计师提出了挑战：低压PLL IC如何与高压VCO实现接口。电平转换接口通常利用有源滤波电路来实施，这将在下文讨论。 本文将分析说明PLL的基本原理，考察采用高压VCO的PLL设计的当前技术水平，讨论典型架构的利弊，并介绍高压VCO的一些替代方案。 PLL基本原理 锁相环（图1）是一个反馈系统，其中相位比较器或鉴相器驱动反馈环路中的VCO，使振荡器频率（或相位）精确跟踪所施加的参考频率。通常需要用滤波电路，对正/负误差信号求积分并使之平坦，以及提高环路稳定性。反馈路径中常包含分频器，使输出频率（VCO的范围内）为参考频率的倍数。分频器的频率倍数N可以是整数，也可以是小数，PLL相应地称为“整数N分频PLL”或“小数N分频PLL”。 图1. 基本锁相环 PLL是负反馈控制环路，因此达到均衡时，频率误差信号必须为零，以便在VCO输出端产生精确且稳定的频率N × FREF。 PLL有多种实施方法，根据所需频率范围、噪声和杂散性能以及物理尺寸，可以采用全数字式、全模拟式或混合电路。目前，高频（或RF）PLL的常用架构既含有全数字式模块，如反馈分频器和鉴相器等，也含有高精度模拟电路，如电荷泵和VCO等。混合信号PLL的主要特点包括： 参考频率：稳定、精确的基准频率，RF输出将锁相于该频率；通常源于晶振或温度控制晶体振荡器(TCXO)。 鉴频鉴相器(PFD)：从参考信号和反馈信号中产生相位误差信号。 电荷泵：将误差信号转换为与相位误差成比例的正/负电流脉冲串。 环路滤波器：对来自电荷泵的电流脉冲求积分，向VCO调谐端口提供干净的电压。 VCO：根据调谐端口上的电压(Vtune)，输出一个频率。VCO具有增益KV，用MHz/V表示。VCO输出频率与输入控制电压的基本关系表达式为fo = fc + Kv (Vtune)，其中fc为VCO偏移频率。 N分频器：将输出频率倍除为PFD或参考频率。可以简单地采用整数倍除，也可以采用小数倍除（小数N分频器），采用后者的越来越多。小数分频器的实施很简单，只需切换整数分频器的除数便可获得小数平均值（例如，要获得平均值4.25，可以计数到4三次并计数到5一次；这样就计数了17个脉冲，并生成了4个脉冲，因此频率比为17/4 = 4.25）。实践中，借助高分辨率噪声整形转换器所用的技术可以实现更好的效果。因此，小数方法通常采用Σ-Δ结构实施，它具有杂散频率少的优势。 图2显示了当前器件的高度集成电路示例，这是集成VCO的小数N分频PLL IC  ADF4350宽带频率合成器的框图，其输出频率范围为137.5 MHz至4400 MHz。（集成VCO的宽带宽PLL部分简要描述了其功能。） 图2. ADF4350 PLL频率合成器框图 限制PLL性能的主要特性有相位噪声、杂散频率和锁定时间。 相位噪声：相当于时域中的抖动，相位噪声是振荡器或PLL噪声在频域中的表现。它是PLL中各器件所贡献噪声的均方根和。基于电荷泵的PLL可以抑制环路滤波器带宽内的VCO噪声。在环路带宽之外，VCO噪声占主导地位。 杂散：杂散频率由电荷泵定期更新VCO调谐电压而引起，并以与载波相差PFD频率的偏移频率出现。在小数N分频PLL中，小数分频器操作也会引起杂散。 锁定时间：从一个频率变为另一个频率或响应瞬时偏移时，PLL的相位或频率返回锁定范围所需的时间。它以频率或相位建立性能来确定，其作为特性的重要程度视应用而定。 为什么VCO仍然用高压？ 高性能VCO是最后几种不为硅集成潮流所动的电子器件之一。仅几年前，手机所用的VCO才完全集成到手机无线电芯片组中。但是，在蜂窝基站、微波点对点系统、军用和航空航天产品以及其它高性能应用中，基于硅的VCO则能力有限，仍然需要采用分立方式来实施VCO。原因如下： 大多数商用分立VCO采用容值可变的变容二极管，作为LC振荡电路的可调谐元件。改变二极管的电压会改变其电容，从而改变振荡电路的谐振频率。 变容二极管的任何电压噪声都会被VCO增益KV（用MHz/V表示）放大，并转换为相位噪声。要使VCO相位噪声保持最小，KV必须尽可能小，但为了实现合理的宽调谐范围，KV必须较大。因此，对于要求低相位噪声和宽调谐范围的应用，VCO制造商通常会设计低增益、输入电压范围较大的振荡器，以满足这些相互矛盾的要求。 窄带VCO的典型电压调谐范围为0.5 V至4.5 V，宽带VCO通常为1 V至14 V，某些情况下可以宽达1 V至28 V。 同轴谐振器振荡器(CRO)是另一种特殊类型VCO，利用极低增益和宽输入调谐电压来实现超低相位噪声，通常用于窄带专用移动无线电和陆地移动无线电应用。 与高压VCO接口 大多数商用PLL频率合成器IC提供电荷泵输出，其上限约为5.5 V；当环路滤波器仅使用无源器件时，VCO要求较高的调谐电压，该输出不足以直接驱动VCO。为了达到较高的调谐电压，必须利用运算放大器电路实施有源环路滤波器拓扑结构。 实现这种结构的最简单方法是在无源环路滤波器之后添加一个增益级。虽然易于设计，但这种方法有几个缺点：反相运算放大器配置具有低输入阻抗，会使无源环路滤波器承受负载，从而改变环路动态特性；同相配置具有足够高的输入阻抗，不会使滤波器承受负载，但有源滤波器增益会放大运算放大器的任何噪声，从而无法受益于前置无源环路滤波器的滤波功能。更好的拓扑结构是将增益级与滤波器集成于单一有源滤波器模块中。建议采用前置滤波，避免来自电荷泵的极短电流脉冲过驱放大器，否则这可能会限制输入电压额定值。 图3显示建议有源滤波器拓扑结构的两个示例，其中前置滤波分别使用反相和同相增益。请注意，这些放大器电路是真时间积分器，可强迫PLL环路在输入端保持零误差。环路之外，所示拓扑结构可能会漂移至供电轨 a. 反相拓扑结构 b. 同相拓扑结构 图3. 采用前置滤波的有源滤波器 反相拓扑结构的优势是可以将电荷泵输出偏置在固定电压，通常为电荷泵电压的一半(VP/2)，此时对杂散性能最有利。注意应提供干净的偏置电压，最好是来源于ADP150等专用低噪声线性稳压器，并在尽可能靠近运算放大器输入引脚处充分去耦。分压器网络所用的电阻值应尽可能小，以便降低噪声。使用反相拓扑结构时，必须确保PLL IC允许PFD极性反转；如有必要，应抵消运算放大器的反转，以正确的极性驱动VCO。ADF4xxx系列就具有这种特性。 同相环路滤波器配置不需要专用偏置，因此这种解决方案可能更紧凑。此时，电荷泵电压不是偏置在固定电平，而是在其工作电压范围内变化。因此，采用此类滤波器时，使用具有轨到轨输入的运算放大器更为关键。（下一节将说明输入电压范围要求。） 选择运算放大器 运算放大器的选择对于最大限度地发挥有源滤波器的潜能至关重要。除带宽外，需要考虑的主要性能规格有： 噪声电压密度，用nV/√Hz表示 电流噪声，用pA/√Hz表示 输入偏置电流 共模电压范围 滤波器输出直接影响所产生的频率和相位；因此，运算放大器的噪声电压密度可以显示有源滤波器将增加多少相位噪声。放大器噪声在PLL环路带宽内和带外均会产生影响，在环路滤波器的转折频率处最为显著，具有高噪声电压密度的放大器尤其突出。因此，放大器噪声必须保持较低水平，才能完成放大器和高压VCO的使命，提供较低的相位噪声。10 nV/√Hz以下是一个不错的设计目标。与误差电流脉冲相比，电流噪声一般非常小，因此其影响往往比电压噪声小得多。 相对于PFD输出电流，如果运算放大器具有较为明显的输入偏置电流，则可能会导致PLL输出频谱上出现较大的杂散。为使VCO调谐电压保持恒定且PLL保持锁定，电荷泵必须补偿每个PFD周期中运算放大器输入端所耗用的偏置电流。这就会在PFD频率调制VTUNE电压，并在载波周围引起杂散，其偏移等于PFD频率。输入偏置电流越高，对VTUNE电压的调制越大，杂散幅度越高。 共模电压范围或输入电压范围(IVR)是运算放大器的另一个重要特性，但常被忽视，导致终端设计发生严重问题。IVR决定输入引脚上最大/最小信号与正/负供电轨之间所需的间隙。 对于采用±15 V电源供电的早期运算放大器，典型IVR为±12 V。后来加入了缓慢的横向PNP输入级，使得IVR可以包括负供电轨，从而提供单电源工作能力。虽然任何运算放大器均能采用地和正电源供电，但必须注意输入与供电轨的间距。 例如，颇受欢迎的OP27采用±15 V电源时，IVR为±12.3 V。这意味着，输入电压至少需要与正负供电轨相差±2.7 V。对于单电源供电、宽输入摆幅应用，范围低端的这种限制将使该放大器缺乏吸引力。如果使用双电源设计方案，则运算放大器的选择范围广得多（而且可轻松解决输入偏置问题）。如果必须采用单电源设计，请使用具有轨到轨输入摆幅的运算放大器（但其中许多放大器可能具有较高的噪声电压特性）。因此，为获得最佳效果，运算放大器需要具有低噪声电压密度、低输入偏置电流和轨到轨输入，以便实现低相位噪声、低杂散和单电源供电。表1列出了ADI公司的一些运算放大器及其上述设计标准的相关特性。 表1. 建议在PLL有源环路滤波器中使用的运算放大器 运算放大器 电压噪声,  f = 1 kHz (nV/√Hz) 电流噪声,  f = 1 kHz (pA/√Hz) 输入偏置电流（典型值） 输入电压范围，与低供电轨的间隙(V) V SUPPLY  最大电源电压，单电源(V) AD820 16 0.8 2 pA –0.2 36 OP184 3.9 0.4 60 nA 0 36 AD8661 12 0.1 0.3 pA –0.1 16 OP27 3 0.4 10 nA +2.7 36 AD8099 2 8 100 nA +1.3 12 运算放大器的选择取决于应用。如果PFD杂散远离环路带宽（例如在小数N分频频率合成器中），则可以选用双极性结型晶体管输入(BJT)运算放大器，如OP184或OP27等。环路滤波器将会很好地衰减BJT的高输入偏置电流所引起的PFD杂散，而且PLL可以充分利用BJT运算放大器的低噪声电压密度特性。 如果应用要求较小的PFD与环路带宽比（例如在整数N分频频率合成器中），则应折衷考虑噪声与杂散水平；AD820和AD8661可能是较佳选择。 值得注意的是，虽然有源滤波器往往会增加PLL的噪声，但它能够充当缓冲器，在一些特定应用中具有无源滤波器所不及的性能优势。例如，如果VCO调谐端口的泄漏电流较高，导致PFD杂散较高，则可以使用运算放大器来降低杂散水平。运算放大器的低阻抗输出可轻松弥补调谐端口泄漏电流。 设计示例 考虑这样一个例子，其中LO的规格要求如下： 倍频程调谐范围：1000 MHz至2000 MHz 相位噪声要求：–142 dBc/Hz（1 MHz偏移） 杂散：小于–70 dBc 通道间隔：250 kHz 锁定时间：小于2 ms 单电源：15 V或30 V 为在1-GHz频带上工作，同时满足相位噪声要求，有必要使用高压VCO和有源环路滤波器。相位噪声和杂散特性以及单电源限制，将决定运算放大器的选择。为了达到杂散要求，运算放大器必须具有低输入偏置电流，而为了实现最佳相位噪声性能，运算放大器必须具有低电压噪声。选择JFET输入运算放大器可以兼顾以上两个要求，例如AD8661，其输入偏置电流为0.3 pA，电压噪声为12 nV/√Hz。该器件还能处理单电源要求。选择RFMDUMS-2000-A16 VCO来满足倍频程范围要求。 开始设计时，最好利用支持有源滤波器拓扑结构的ADIsimPLLTM工具进行仿真。图3所示为两种推荐的滤波器类型；ADIsimPLL还支持其它配置。 PLL选择ADF4150，它具有整数和小数两种工作模式，提供2/4/8/16/32几种输出分频器选项，可覆盖从2 GHz至31.25 MHz的连续频率。ADF4150与图2所示的ADF4350相似，但前者允许选择外部VCO，适合需要满足更严苛相位噪声要求的应用。在仿真过程中，PLL环路滤波器设置为20 kHz，以期减小运算放大器的噪声贡献，同时使PLL锁定时间小于2 ms。 图4所示为采用以下器件的仿真系统与测量系统噪声(dBc)与频率偏移关系曲线：ADF4150 PLL、UMS VCO和基于AD8661的滤波器。两条曲线均显示，由于有源环路滤波器增加的噪声，约20 kHz时出现峰值噪声–90 dBc，不过仍然实现了1 MHz偏移时–142 dBc/Hz的目标。若要降低带内噪声，可以使用OP184或OP27等噪声更低的运算放大器，但杂散会提高；或者将PLL环路带宽降至20 kHz以下。 图4. ADIsimPLL仿真性能与测量性能对比：AD8661用作PLL有源滤波器中的运算放大器 图5显示，使用OP27时性能约改善6 dB。这种情况下，因为环路带宽相对较窄，所以杂散并未显著增加。进一步降低带宽可以改善100 kHz以下偏移的相位噪声，但PLL锁定时间会延长。所有这些权衡考虑均可以在进入实验室设计之前，利用ADIsimPLL模拟进行测试。 图5. 有源环路滤波器中使用AD8661与使用OP27的PLL测量性能对比 爆炸新闻：高压PLL 以上讨论都围绕利用有源滤波器实现低压PLL器件与高压VCO接口而展开。不过，高压PLL已经出现，因而使用有源滤波器的必要性大大降低。例如ADF4113HV PLL，它集成高压电荷泵，归一化相位本底噪声为–212 dBc/Hz。对于该器件，PLL电荷泵输出可以高达15 V，因此VCO之前可以使用更为简单的无源滤波器。 该高压PLL系列产品将会不断扩充，不久将会出现最大电压为30 V的器件，以及具有高压电荷泵的小数N分频PLL。有关产品更新和新产品信息，请访问PLL网站。 集成VCO的宽带宽PLL 另外可以用完全集成的高性能PLL，例如图2所示的ADF4350等，代替有源滤波器与高压VCO组合。这种情况下，VCO集成在芯片内。采用多频段VCO方法可以避免上述权衡考虑宽调谐范围与低相位噪声的问题。ADF4350片内集成三个独立的VCO，每个VCO均有16个重叠子频段，因而共有48个子频段。每次更新频率时，就会启动自动校准程序，以选择合适的VCO子频段。 这真正体现出从分立式VCO设计转向硅解决方案的优势：在极小的面积上实现非常高的集成度，从而使设计更加灵活。例如，ADF4350同时集成了可编程输出分频器级，可以覆盖从137.5 MHz至4.4 GHz的频率，这对于希望多种频率和标准均采用同一设计的无线电设计师极具吸引力。 ADF4350采用5 mm2 LFCSP封装，而标准VCO封装为12.7 mm2。同时性能水平也接近分立设计；相位噪声在100 kHz偏移时为–114 dBc/Hz，在1 MHz偏移时为–134 dBc/Hz。(返回图2) 图6. ADF4350 VCO中48个不同频段的电压与频率关系图

参考时钟： 一路差分时钟或者两路单端时钟 支持CMOS,LVPEL,LVDS参考电平,最高频率250MHz 晶体参考时钟16.62M--33.3M   输出时钟： 12路800MHz LVDS时钟输出，可分为四组，每组有分频器和相位延迟器。每个LVDS可以配置成两路CMOS时钟，频率小于250MHz   存储: 片上EEPROM via SPI and I2C   VCO/VCXO接口  LF: connet internally to the VCO control voltage node BYPASS: bypass LDO LD: Lock Detect, this pin has multiple selectable output CP: charge pump. this pin cannects to an external loop filter. REF2: the differential input for the PLL reference REF1: the    the differential input for the PLL reference   VCO divider input clk 2.4G Channel divider input clk 1.6G   PLL： 参考时钟:0 - 250MHz (REFIN)LVDS  crystal scillator 16.67 -- 33.3MHz 片上含有PLL，PLL可以使用片上的VCO或者外接VCO。PLL利用外部时钟产生精度更高的时钟，用于分频或者时钟分配，PLL时钟信号可以消除抖动和相位噪声。 PFD：监控两路输入信号的频率和相位的关系，然后控制CP充电或者放电。CP电流转换成电压驱动内部VCO的LF（或者外部VCO的调节点tuning node）控制频率调大或者调小。PFD监控的两路信号分别来自R分频器和N分频器，R时钟来自PLL的参考输入，N时钟来自于VCO       CP可以设置为高阻（holdover operation），正常模式（lock the PLL) 或者充电和放电（test mode）。CP电流大小可由编程控制0.6mA--4.8mA,分为八个梯度。 VCO输出时钟频率1400MHz -- 1800MHz REFIN 控制寄存器0X01C REFIN使用单端时钟时，0x18 设置为1，可以避免输入buffer调频   DLD Digital Lock Detect。 lock detect window time depends on CPRSET resister and three settings: the digital lock  detect window bit (0x018 ), the antibacklash pulse width   bit (0x017 , ), and the lock detect counter (0x018 ).    Holdover: 设置charge pump为高阻状态来实现holdover。 作用：当参考时钟缺失时，VCO可以保值一固定的频率， 手动Holdover使用SYNCpin ，边沿灵敏非电平灵敏 自动Holdover：保持在参考时钟消失前的频率 Holdover检测LD的电平,LD可以来自DLD，ALD或者CSDLD，0X01D 设置LD comparator   Zero Delay operation by feeding the output of Channel 0 back to PLL N  Register 0x01e =01b     SP1=H,SP0=H -SPI   otherwise I2C, 地址由SP1和SP0状态决定

董湘麟 （苏州中科集成电路设计中心215021）           UHF读写器在以RFID和WSN为核心的物联网系统中是主流的感知部件，如何设计高性价比的UHF读写器是摆在RFID设计工程师面前的一道难题。    虽然现在国际、国内市场上有一些有品牌的超高频RFID读写器，但其设计方案各有千秋，应用时的稳定性、可靠性仍有待改进。因此，怎样能设计出性能稳定、性价比高、适应市场需求的超高频RFID读写器是一个值得探讨的问题。         照原版的AS3990设计的朋友们已经有很多人经历了失败与彷徨。 原版电路由于有一些低级错误,如果不彻底改正，该电路是不可取的。原版的设计者是真正的高手,电路需要严格调试,不适合大批量生产.但是材料成本比较低,还可以避免别人照抄。          AS3991在设计，调试时玄机不少.主要是国内没有全面的关于IC的技术支持与培训,技术文件过于简单,也没有关于应用的指导性文件.大家习惯在Demo的基础上进行摸索,这实际上是个学习与进步的过程。          超高频读写器芯片的AS3990/AS3991是一个综合模拟前端和协议处理的系统，符合ISO18000 - 6C 900MHz的RFID读写器系统。 该AS3991包括改善板上振荡器VCO和内部功率放大器PA。          AS3991的封装形式为64脚QFN封装。它具有集成度高的特点，芯片内集成了接收电路、发送电路、协议转换单元、连接MCU（微控制器）的8 bit并行接口或SPI串行接口等。        接收电路包括混频器、自动增益控制、低通和高通滤波器、PM和AM解调器、低级解码以及CRC校验等部分。发送电路包括幅移键控或相移键控调制，自动产生帧同步、引导码、CRC校验码，以及低阶数据编码、PM和AM调制器。协议转换单元将来自MCU接口的数据自动转换成标准协议数据帧，或将接收的数据帧转换成MCU能接收的数据格式。         芯片具有2种工作模式，完全支持ISO18000-6C(EPC Gen2)空中接口协议，兼容ISO18000-6A/B协议。芯片具有并行接口或串行接口2种数据接口方式，方便与MCU进行数据通信。     电源模式   该芯片有三种电源功率模式。   1.掉电模式：在掉电模式下，需要激活，进入正常通信模式 。   2.正常模式：在这种模式下振荡器（VCO），射频振荡器（VCO)和PLL被启用。   3.待机模式：在待机模式下IC稳压器，参考电压系统，振荡器(VCO)处在低功耗运作模式，但射频振荡器PLL，发射器和接收器输出级将关闭。     读写器PCB的设计            PCB板多层层压板总厚度和层数等参数受到板材特性限制。特殊板材一般可提供的不同厚度的板材品种有限，因而设计者在PCB设计过程中必须靠虑板材特性参数、PCB加工工艺的限制。   FR4板材有各种厚度，适用于多层层压的板材品种齐全，表四以FR4板材为例给出一种多层板层压结构和板材厚度分配参数。       工作在 1GHz 以下的 PCB 可以选用 FR4 ，成本低、多层压制板工艺成熟。如信号入出阻抗较低（ 50 欧姆），在布线时需要严格考虑传输线特性阻抗和线间耦合，缺点是不同厂家以及不同批生产的 FR4 板材掺杂不同 , 介电常数不同（ 4.2-5.4 ）且不稳定。    3991+top 3991+top 元件图形   软件生成的AS3991读写器的3D图像  3991+top  AS3991 Bottom PCB材料的选用 射频无源器件的选用 阻容器件的选用： 贴片电容，电阻的选用要注意其频率特性以及固有电感。 频率特性1 频率特性2   SMD 晶体振荡器的选用 晶体振荡器在保持系统时间和频率方面非常重要。与体积较大的前代产品相比，温补晶体振荡器(TCXO)和炉控晶体振荡器(OCXO)等现代晶体振荡器具更高的性能。除了努力实现更精确的频率输出和更低功耗外，晶体振荡器还将继续向更小体积的方向发展。许多采用表面贴(SMT)封装的产品可以通过拾放和自动操作设备放置在电路板上。  DS0321SW SMD 晶体振荡器的参数