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谢谢刘波！谢谢面包板论坛！谢谢机械工业出版社！非常感谢给的这一次试读机会，机械工业出版社！ 接上六篇： 《Proteus实战攻略》+单片机仿真1开箱 《Proteus实战攻略》+单片机仿真2至诚经典第八章 《Proteus实战攻略》+单片机仿真3基础电路第一章 《Proteus实战攻略》+单片机仿真4第二章 《Proteus实战攻略》+单片机仿真5第三章 《Proteus实战攻略》+6 第四章AVR单片机仿真 从双足机器人仿真实例中学习硬件设计和嵌入式编程： 在阅读关于双足机器人仿真实例的内容后，我对嵌入式系统、硬件设计和编程有了更深入的理解。这个案例不仅具有实际应用价值，而且对学习和掌握嵌入式系统设计非常有帮助。以下是我从这个案例中学到的一些心得体会。 1.硬件电路设计的重要性 在双足机器人设计中，硬件电路设计是整个系统的基础。这包括单片机最小系统电路、PWM电路、指示灯电路、独立按键电路和电源电路等。这些电路的功能和稳定性直接影响到机器人的性能和安全性。通过这个案例，我意识到硬件电路设计是嵌入式系统开发的关键环节。 2.单片机最小系统的作用 单片机最小系统在双足机器人中起到了核心作用。它能够输出多路PWM，控制机器人的动作，并且通过独立按键来启动和停止机器人的动作。此外，单片机最小系统还需要有复位电路和晶振电路，以确保系统能够正常运行。通过这个案例，我理解到单片机最小系统是嵌入式系统的心脏，负责系统的控制和通信。 3.嵌入式编程的关键性 在这个案例中，单片机最小系统需要编写程序来实现机器人的控制。嵌入式编程需要考虑到内存限制、处理器速度和系统资源等因素。通过这个案例，我了解到嵌入式编程不同于我们在桌面环境下的编程，需要具备更专业的技能和知识。 4.仿真的价值 在双足机器人仿真实例中，Proteus软件被用来模拟实际硬件环境。通过仿真，我们可以测试和验证硬件电路的正确性，以及检查程序是否符合设计要求。这种方法可以在实际硬件制作之前发现问题，节省时间和资源。通过这个案例，我认识到仿真在嵌入式系统设计和开发中的重要性。 5.实践是最好的老师 最后，我认为只有通过实践才能真正理解和掌握嵌入式系统和硬件设计。这个双足机器人仿真实例提供了一个很好的学习平台，让我们有机会亲手设计和制作一个实际的嵌入式系统。虽然这个过程可能会遇到很多困难和挑战，但是当我们最终看到自己的作品能够正常运行时，那种成就感和满足感是无法用言语来表达的。 通过这个学习过程，我对机器人技术的兴趣更加浓厚了。我期待在未来的学习和工作中，能够应用所学的知识，设计和实现更多具有挑战性的机器人应用。同时，我也意识到，无论是在学术研究还是在工业生产中，双足机器人的设计和实现都还有许多需要研究和探索的地方。我相信，随着科技的不断发展，双足机器人的应用将会越来越广泛，它们将在许多领域发挥重要作用。例如，在服务行业，双足机器人可以作为服务员、导游等角色提供服务；在医疗行业，双足机器人可以帮助医生完成一些重复性的工作，提高医疗效率和质量。因此，双足机器人的设计和实现具有重要的现实意义和价值。 总之，通过这个双足机器人仿真实例，我深入了解了嵌入式系统和硬件设计的相关知识。这个案例不仅具有很高的实际应用价值，而且对于学习和掌握嵌入式系统设计非常有帮助。我相信这将对我未来的学习和职业生涯产生积极的影响。 谢谢！ 本人在本论坛内的试读 : 《Proteus实战攻略》+6 第四章AVR单片机仿真 《GD32 MCU原理及固件库开发指南》+第六章模拟外设 网名"还没吃饭" 本人在本论坛内的帖子： 【灵动MM32SPIN030C单电机控制器】+（一）使用Motor-DK (MM32SPIN030C)芯片的体验与心得 米尔-STM32MP135开发板试用2-螺旋桨控制（原创）首发（开源） 米尔-STM32MP135开发板试用4-Linux控制螺旋桨升力大小（原创） 【KT148ADSP语音芯片】+试用心得1 【KT6368A双模蓝牙芯片】+体验 我希望这些心得能对您有所帮助！ 谢谢！

          这个实例我们来看看如何对设计进行时序优化，假设设计的顶层框图如图1所示， 该设计在两个系统之间实现了一个POS-PHY第三层链路。       图1：POS-PHY顶层设计框图          如图所示在POS-PHY第三层接收器模块收到包之后，包检测模块分析一个包里的数据，以确保数据是正确的，比如确保包的长度是1K字，ERR标志没有被置位。接着包将会送到FFT以及一系列FIFO，外部的FIFO是为了增加系统存储能力。最后，数据包由POS-PHY第三层发送器模块发送到其它器件。            该设计总共有三个时钟域，一个是外部100MHz时钟域，一个是200MHz内部时钟域，最后一个是读写外部FIFO的133MHz时钟域。           下面我们利用这个设计来具体实践怎么发现设计中的时序问题，以及如何来解决这些时序问题。假设设计已经完成，我们下面按步骤一步一步来介绍。            由于事先我们已经将工程建立好了，我们直接对工程进行编译，然后在编译报告里找到TimeQuest时序报告，如图2所示，SCLK时钟域存在时序违规。   图2：工程编译后查看时序报告          为了查看SCLK详细时序违约情况，可以通过鼠标右击图2中第一行，从弹出的菜单里选择“Report Timing…”，如图3所示。 图3：通过报告时序命令查看时序分析细节          选择图3所示的命令后，在弹出的命令对话框中输入一下信息，然后点击“Report Timing”，如图4所示。 图4：报告SCLK时序          可以看到报告显示非常多的红色时序违规，很多时候面对这类时序问题，设计者往往会手足无措，因为不知道从哪里下手来解决这些问题。大家可以按照一些提示来进行分析：   l  找到From和To下节点，分析其类型。可以结合两个节点来分析，常常可以帮助我们理解到底哪里出了问题。比如，这两个节点是位于两个模块之间的接口还是位于一堆组合逻辑之中呢。有时候，我只需解决少量有时序问题路径，就可以同时解决一堆其它路径的时序问题。 l  找到From和To节点中你认识的节点。通过这些节点，你可以知道那些源代码或逻辑结构出现了问题。这样比较容易理解出问题的逻辑是什么以及如何来解决时序问题。 l  前面提到，当你解决某个路径的时序问题的时候，可能会不经意间解决了其它路径上的时序问题。因为编译器总是试图对所有路径进行优化，假如能通过修改代码或约束来解决某个路径的问题，那么就有利于释放编译器将更多精力放在其它有时序问题的路径上。   回到最初的时序报告，根据上述提示，不管有多少时序失败的红色路径，我首先来分析前面几行时序问题，最前面几行是时序最差的路径，如图5所示。 图5：时序最差几条路径          我们看到前面7条内容差不多，那么我们来分析第一条，鼠标右击第一行任何地方，选择“Report Worst-Case Path”来观察和分析这条路径。在Statistic页面查看这条路径的上数据到达路径上的逻辑层级，当然也可以在Data Path页面下通过该路径上CELL和IC的计数也能得知该路径上的逻辑层级，如图6所示，结果是17级。 图6：查看数据到达路径上逻辑层级          鼠标右击图6中到达路径任何单元，选择“Locate Path”，然后在弹出的对话框里选择“Technology Map Viewer”，单击OK。那么我会看到如图7所示的逻辑结构。   图7：寄存器之间逻辑层级过多          如图7所示在寄存器last_data和parity_error之间总共有17级逻辑，很好地表明了这个时序应该是由过多逻辑层级造成。            回到TimeQuest，我们再次使用“Locate Path”命令，这次选择使用Chip Planner来查看路径。在Chip Planner底部的Locate History窗口里双击定位的路径，根据需要可以使用放大镜调整放大倍数，我们可以看到这条路径布局布线结果如图8所示。   图8：布局布线结果          图8中连线的延时信息，需要从View菜单里执行“Show Delays”来使能已经高亮的路径。可以看到该路径上所有节点只分布在相邻的两个LAB中，而且LAB之间仅有少数几根连线，这表明这是一个很好的布局，再次证明该路径时序问题是由逻辑层级过多造成。            为了解决这个路径上的时序问题，可以 插入流水寄存器的方法。如果代码是你本人写的，那么这个方法是一个可行的办法。因为你会知道，发生这种奇偶校验错误时，并一定需要立即得到处理，几个时钟周期的滞后对于设计来说还是可以容忍的。所以我们可以通过修改代码来对该路径进行优化。            插入流水之前，奇偶校验是这样实现的： assign parity0  = last_data ^ last_data ; 插入流水后，将parity赋值语句放在进程里面并使用阻塞赋值，如下所示： parity0  = last_data ^ last_data ^ last_data ; 通过以上修改并重新编译设计，那么奇偶校验寄存器现在都满足了时序要求。如图9所示，剩下时序问题负的slack小于1了。 图9：剩下的有时序问题路径          从图9可以看出，时序问题仍然是SCLK时钟域，可以再次使用报告时序来对其进行分析。从报告窗口里继续使用“Report Worst-Case Path”命令来查看第一条出现时序问题的路径sop_error的更多细节。   图10：出现时序问题路径细节          如图10所示，很多出错路径的To节点都是sop_error（即包错误标志开始）信号，这些路径都是从接收模块的FIFO地址寄存器到此标志信号。这就意味着，我们可以一次性解决所有这些问题。            根据前面的经验，我首先来查看这条路径的逻辑层级，使用相同的方法，但是这次我们发现路径上逻辑层级很少，所以也许问题不是因为层级太多，但是为了验证我们的猜测，可以使用图形观察工具进行确认。使用“Locate Path”到“Technology Map Viewer”中进行观察，如图11所示。   图11：观察路径逻辑层级          从图11可以看到，不像之前那条路径，这条路径上只有一个RAM块和3级逻辑，所以证明这个时序问题不是因为路径上有过多的逻辑层级。但是可以看到RAM的输出路径是组合逻辑，这意味着整体寄存器到寄存器延时就包括RAM块以及三级组合逻辑单元的延时。这是否是造成时序违规的原因呢？            我们返回到TimeQuest中观察路径详细信息的slack报告界面，在Data Arrival Path片段，我们重点看第六行（时钟路径和数据路径已经展开，行号应该是2，因为数据路径展开在时钟路径之后）。如图12所示。 图12：详细观察数据到达路径          我们需要图12中，注意“Type”列为CELL延时，这行显示经过器件的cell给该路径增加的延时。“Location”和“Element”显示的是该CELL实际上是一个M9K存储块，那么经过这个存储块增加了多少延时呢，可以在“Incr”列看到。因此，尽管这条路径上只有少数几级逻辑，但是此路径上的时序问题还是属于逻辑层级过多造成的时序失败，因为路径经过的存储块带来过多的延时。那么我们应该如何来解决这种问题呢？通过使用M9K块输出寄存器来手动插入流水似乎是不可能的，因为该RAM是POS-PHY函数的一部分。通过多周期路径约束应该可以解决这个问题，但是多周期路径约束会增加处理延时。            这个问题，可以使用物理综合里的寄存器重定时选项来进行优化。寄存器重定时将移动关键路径上的寄存器位置来提升路径时序性能。虽然这个优化选项将会增加编译时间，但是它有可能会同时解决设计中其它的时序问题。            使能寄存器重定时，可以在Quartus II软件的Assignments菜单下选择Settings，在弹出的窗口找到物理综合优化，使能寄存器重定时优化选项，同时将其“Effort level”设置为“Extra”，点击OK后重新编译工程。       编译结束后，SCLK时钟域所有时序问题都得到了解决。

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1、varargout与nargout区别 varargout简介： varargout可以看做“Variable length output argument list”的缩写。在matlab中定义m函数时通过varargout我们可以得到可变的数个返回值。在matlab命令窗口中输入doc varargout或help varargout可以获得相关帮助信息。函数申明时的输出参数。 用法：function varargout = foo(n)。 nargout简介： 在matlab中定义一个函数时， 在函数体内部， nargout指出了输出参数的个数。特别是在利用了可变参数列表的函数中， 用nargout获取输出参数个数很方便。 用法： n = nargout     n= nargout(fun) 2、varargin与nargin的区别 varargin简介： varargin可以看做“Variable length input argument list”的缩写。在matlab中, varargin提供了一种函数可变参数列表机制。 就是说，使用了“可变参数列表机制”的函数允许调用者调用该函数时根据需要来改变输入参数的个数。 用法：function y = bar(varargin)。 nargin简介： 在matlab中定义一个函数时， 在函数体内部， nargin指出了输入参数的个数。 特便是在利用了可变参数列表的函数中， 用nargin获取输入参数个数很方便。     用法：     n = nargin     n = nargin(fun) 3、实例 function  varargout = foo(varargin)      fprintf('How many output arguments? %d\nAnd they are: \n', nargout);      for k=1:nargout      varargout(k) = varargin(k); % the same as {varargin{k}};      fprintf('%s ', num2str(varargout{k}));      end      disp(' ');      end 在matlab command中运行结果如下： =lianxi(1,2,3)     How many output arguments? 2     And they are:     1 2  y1 =      1     y2 =      2 y=lianxi(1,2,3)     How many output arguments? 1     And they are:     1  y =      1  

    很多工程师在电路设计时都会考虑到EMC，但是在ESD方面却是很少考虑或甚至不考虑。个人认为有些是产品特性或是成本原因不考虑防雷防静电，但据了解， 相当多的工程师特别是比较年轻的工程师都不知道TVS在电路保护中的重要性，有些工程师甚至都没听说过TVS管。大家都知道卫星高频头的生产车间对静电要 求不亚于手机的生产，但本人在做几年的LNB设计中都没接触过TVS，也是后来的工作中才慢慢接触到一些。理论上，大部分有可能会接触静电的电路都应该要 加TVS以保护，比如手机等数码产品，秋天就很容易接触人体大量静电；比如交换机等通信产品，一个闪电就很容易会在它们连接的线缆形成很强的脉冲波，这些 都很容易对电路构成威胁。下面我们就对TVS的一些应用知识进行简单的了解，希望通过简单的例子让大家对TVS有比较直观的认识。不同型号规格TVS的原 理都是一样，大家在选型的时候根据需要去找一下内部结构合适自己产品的型号和规格就可以了。以上观点如有不妥，请各位大侠包涵指点。 一、TVS二极管的选型步骤如下：   1.确定待保护电路的直流电压或持续工作电压。如果是交流电，应计算出最大值，即用有效值*1.414。   2.TVS的反向变位电压即工作电压（VRWM）--选择TVS的VRWM等于或大于上述步骤1所规定的操作电压。这就保证了在正常工作条件下TVS吸收的电流可忽略不计,如果步骤1所规定的电压高于TVS的VRWM ,TVS将吸收大量的漏电流而处于雪崩击穿状态，从而影响电路的工作。   3.最大峰值脉冲功率：确定电路的干扰脉冲情况,根据干扰脉冲的波形、脉冲持续时间,确定能够有效抑制该干扰的TVS峰值脉冲功率。   4.所选TVS的最大箝位电压（VC）应低于被保护电路所允许的最大承受电压。   5.单极性还是双极性-常常会出现这样的误解即双向TVS用来抑制反向浪涌脉冲，其实并非如此。双向TVS用于交流电或来自正负双向脉冲的场合。TVS有时也用于减少电容。如果电路只有正向电平信号，那麽单向TVS就足够了。TVS操作方式如下：正向浪涌时,TVS处于反向雪崩击穿状态；反向浪涌时，TVS类似正向偏置二极管一样导通并吸收浪涌能量。在低电容电路里情况就不是这样了。应选用双向TVS以保护电路中的低电容器件免受反向浪涌的损害。   6.如果知道比较准确的浪涌电流IPP，那么可以利用VC来确定其功率，如果无法确定功率的概范围，一般来说，选择功率大一些比较好。 二、交流电路电源保护计算实例 图1为微机电源采用TVS管作线路保护的原理图。 图1  微机电源部分原理图 　　下面就图1中的线路保护加以说明。 ①  在进线的交流220 V处加双向TVS管D1，以抑制220 V交流电网中的尖峰干扰。双向TVS管D1的                 选取D1时根据上述参数，通过查表即可得到。 ②  在变压器进线处加上抗干扰的电源线滤波器，以消除小尖峰干扰。 ③  在变压器输出端交流20 V处加上双向TVS管D2，再一次抑制干扰。双向TVS管D2的                 选取D2时根据上述参数，通过查表即可得到。 ④  整流滤波输出直流10 V时，加上单向TVS管D3抑制干扰。单向TVS管D3的                选取D3时根据上述参数，通过查表即可得到。 通过如上4次抑制，得到了所谓的“净化电源”。为了防雷击等浪涌电压，还可在交流220 V进线端加上压敏电阻器，以便更有效地防止干扰进入计算机的CPU及存储器中，从而进一步提高系统的可靠性。