tag 标签: 线宽

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    2013-11-7 11:30
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    在进行PCB布线时,经常会发生这样的情况: 走线 通过某一区域时,由于该区域布线空间有限,不得不使用更细的线条,通过这一区域后,线条再恢复原来的宽度。走线宽度变化会引起阻抗变化,因此发生 反射 ,对信号产生影响。那么什么情况下可以忽略这一影响,又在什么情况下我们必须考虑它的影响? 有三个因素和这一影响有关:阻抗变化的大小、信号上升时间、窄线条上信号的时延。 首先讨论阻抗变化的大小。很多电路的设计要求反射噪声小于电压摆幅的5%(这和信号上的噪声预算有关),根据反射系数公式: ρ=(Z2-Z1)/(Z2+Z1) =△Z /(△Z+2Z1)≤5% 可以计算出阻抗大致的变化率要求为:△Z / Z1≤10% 你可能知道,电路板上阻抗的典型指标为+/-10%,根本原因就在这。 如 果阻抗变化只发生一次,例如线宽从8mil变到6mil后,一直保持6mil宽度这种情况,要达到突变处信号反射噪声不超过电压摆幅的5%这一噪声预算要 求,阻抗变化必须小于10%.这有时很难做到,以FR4板材上微带线的情况为例,我们计算一下。如果线宽8mil,线条和参考平面之间的厚度为4mil, 特性阻抗为46.5欧姆。线宽变化到6mil后特性阻抗变成54.2欧姆,阻抗变化率达到了20%.反射信号的幅度必然超标。至于对信号造成多大影响,还 和信号上升时间和驱动端到反射点处信号的时延有关。但至少这是一个潜在的问题点。幸运的是这时可以通过阻抗匹配端接解决问题。 如 果阻抗变化发生两次,例如线宽从8mil变到6mil后,拉出2cm后又变回8mil.那么在2cm长6mil宽线条的两个端点处都会发生反射,一次是阻 抗变大,发生正反射,接着阻抗变小,发生负反射。如果两次反射间隔时间足够短,两次反射就有可能相互抵消,从而减小影响。假设传输信号为1V,第一次正反 射有0.2V被反射,1.2V继续向前传输,第二次反射有-0.2*1.2 = 0.24v被反射回。再假设6mil线长度极短,两次反射几乎同时发生,那么总的反射电压只有0.04V,小于5%这一噪声预算要求。因此,这种反射是否 影响信号,有多大影响,和阻抗变化处的时延以及信号上升时间有关。研究及实验表明,只要阻抗变化处的时延小于信号上升时间的20%,反射信号就不会造成问 题。如果信号上升时间为1ns,那么阻抗变化处的时延小于0.2ns对应1.2英寸,反射就不会产生问题。也就是说,对于本例情况,6mil宽走线的长度 只要小于3cm就不会有问题。 当PCB走线线宽发生变化时,要根据实际情况仔细分析,是否造成影响。需要关注的参数由三个:阻抗变化有多大、信号上升时间是多少、线宽变化的颈状部分有多长。根据上面的方法大致估算一下,适当留出一定的余量。如果可能的话,尽量让减小颈状部分长度。 需要指出的是,实际的PCB加工中,参数不可能像理论中那样精确,理论能对我们的设计提供指导,但不能照搬照抄,不能教条,毕竟这是一门实践的科学。估算出的值要根据实际情况做适当的修订,再应用到设计中。
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    如何设定Allegro_APD最大线宽的Constraint如何设定Allegro/APD最大线宽的Constraint1.前言Physicalconstraint只能设定最小线宽的Constraint,无法设定最大线宽的Constraint,目前已经有多位客户要求新增此功能,但时程安排在未来的版本,因此目前可采用Workaround的方式来达到此目的。2.说明可利用Impedance来控制线宽。在迭板架构(厚度及材料系数)固定的情况下.一定的走线宽度会有对应的Impedance值(Single-LineImpedance),因此控制Impedance值,其实就等效于控制线宽。3.使用首先透过Impedance计算器求得最大线宽对应的Impedance值。求出Impedance值后,进ConstraintManager建立一个ElectricalConstraintSet(ECSet)。将求出之Impedance值填入RULE1Impedance的Target栏,Tolerance给一个很小的值,例如0.1%.将RULE1指定到Net去,例如选NetA0,将RULE1apply到NetA0.切回Allegro,若在NetA0上拉一条走线,线宽为5.1mil,马上被侦测出来线宽大于5mil.4.注意走线宽度会有对应的Impedance值,是建立在目前的迭板架构(厚度及材料系数)下,若厚度及材料系数有变动,Impedance值须重新计算及设定。Impedance的Tolerance设定值设定越小越好,在精度够得情况下,可设定为0%.确定ImpedanceDRCmode有打开。……
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    电路线宽电流承载值经验说明导线的电流承载值与导线线的过孔数量焊盘存在的直接关系(目前没有找到焊盘和过孔孔径每平方毫米对线路的承载值影响的计算公式,有心的朋友可以自己去找一下,个人也不是太清楚,不在说明)这里只做一下简单的一些影响到线路电流承载值的主要因素。1、在表格数据中所列出的承载值是在常温25度下的最大能够承受的电流承载值,因此在实际设计中还要考虑各种环境、制造工艺、板材工艺、板材质量等等各种因素。所以表格提供只是做为一种参考值。2、在实际设计中,每条导线还会受到焊盘和过孔的影响,如焊盘教多的线段,在过锡后,焊盘那段它的电流承载值就会大大增加了,可能很多人都有看过一些大电流板中焊盘与焊盘之间某段线路被烧毁,这个原因很简单,焊盘因为过锡完后因为有元件脚和焊锡增强了其那段导线的电流承载值,而焊盘与焊盘之间的焊盘它的最大电流承载值也就为导线宽度允许最大的电流承载值。因此在电路瞬间波动的时候,就很容易烧断焊盘与焊盘之间那一段线路,解决方法:增加导线宽度,如板不能允许增加导线宽度,在导线增加一层Solder层(一般1毫米的导线上可以增加一条0.6左右的Solder层的导线,当然你也增加一条1mm的Solder层导线)这样在过锡过后,这条1mm的导线就可以看做一条1.5mm~2mm导线了(视导线过锡时锡的均匀度和锡量),如下图:[pic]像此类处理方法对于那些从事小家电PCBLayout的朋友并不陌生,因此如果过锡量够均匀也锡量也够多的话,这条1mm导线就不止可以看做一条2mm的的导线了。而这点在单面大电流板中有为重要。3、图中焊盘周围处理方法同样是增加导线与焊盘电流承载能力均匀度,这个特别在大电流粗引脚的板中(引脚大于1.2以上,焊盘在3以上的)这样处理是十分重要的。因为如果焊盘在3mm以上管脚又在1.2以上,它在过锡后,这一点焊盘的电流就会增加好几十倍,如……