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新世代主流内存：DDR5的主要应用范围 从高端服务器、消费者级PC乃至于物联网设备，DDR5内存的应用范围正持续不断地向外扩散，其成长显著的发展潜力和市场吸引力令人难以忽视。显而易见的是，随着技术的进步和研发成本的降低，DDR5势必将在未来几年内逐渐取代DDR4，成为新的主流内存标准。 DDR5的主要应用范围说明如下： ■ 高性能计算和服务器市场 高性能计算(HPC)和服务器领域对于更快的内存速度和更大的带宽需求非常敏感，因此DDR5的推出为这些应用带来了明显的性能提升。 ■ 数据中心和云计算 随着需要处理大量数据和多任务操作的数据中心和云计算服务的应用需求不断增加，具备高速、高效能与耐久性等优势的DDR5便成为提升整体系统性能的理想选择。 ■ 消费者级PC市场 当DDR5内存的市场价格逐渐趋向合理，便代表DDR5开始踏入消费者级PC市场。随着新一代CPU和主板已可开始支持DDR5，这也意味着DDR5将逐渐取代目前主流的DDR4内存。 ■ 物联网(IoT)和边缘计算 随着物联网设备和边缘计算的普及，DDR5内存的高效能和低功耗特性自然成为这些应用的第一首选。其主要原因是，这些场景中的设备皆需要快速的数据处理能力和较低的能耗，而DDR5能够有效地满足这些需求。 导入过程中面临的挑战 虽然DDR5拥有十足的技术潜力与性能优势，但在采用和应用过程中，仍然有一些潜在风险与挑战尚待厂商克服，而其中的技术验证和兼容性问题更是许多导入者的心腹大患。 以百佳泰近期合作的实际个案为例，该客户是一家消费性PC制造商。为满足市场对高性能的要求，他们在新产品中导入了DDR5内存。然而，他们在开发前期的验证中却遭遇到了诸多问题，以致于无法有效定位问题原因。 制造商在经过各种努力后，却始终无法找到根本原因。为有效改善此问题，需要专业技术咨询协助他们解决难题。 DDR5导入过程中，主要面临以下挑战： ■ 无法有效定位问题原因 在验证过程中遇到了多种问题，包括系统不稳定、崩溃、内存错误等。然而，他们无法有效定位问题的根本原因，这导致了大量的时间和资源浪费。 ■ 缺乏完整的验证设备与环境 验证设备环境并不完整，由于缺乏一些必要的测试设备。这使得他们无法针对DDR5系统进行全面性的测试，也进而增加发现问题的难度。 ■ 欠缺DDR5导入设计经验 缺乏DDR5导入方面的设计经验，这导致他们在设计过程中遇到了许多问题。 面对DDR5导入过程中遇到的难题借助专业系统的测试检验方案，如： 准确的问题分析与定位，全面的DDR5讯号检验 ，严谨的设计审查 等，便可突破产品升级的瓶颈。

​​ ​澜起科技|MONTAGETECHNOLOGY -------------------------------------------------------------------- 企业简介 作为业界领先的集成电路设计公司之一，澜起科技致力于为云计算和人工智能领域提供高性能芯片解决方案。公司在内存接口芯片市场深耕十余年，先后推出了DDR2、DDR3、DDR4系列高速、大容量内存缓冲解决方案，以满足云计算数据中心对数据速率和容量日益增长的需求。澜起科技发明的DDR4全缓冲“1+9”架构被JEDEC采纳为国际标准，其相关产品已成功进入全球主流内存、服务器和云计算领域，占据国际市场的主要份额。 2016年以来，澜起科技与清华大学、英特尔鼎力合作，研发出津逮®系列CPU。基于津逮®CPU及澜起科技的安全内存模组而搭建的津逮®服务器平台，实现了芯片级实时安全监控功能，为云计算数据中心提供更为安全、可靠的运算平台。此平台还融合了先进的异构计算与互联技术，可为大数据及人工智能时代的各种应用提供强大的综合数据处理及计算力支撑。 澜起科技成立于2004年，总部设在上海并在昆山、西安、澳门、美国硅谷和韩国首尔设有分支机构。 发展历程 2004年5月27日 澜起科技成立，总部设在上海。 2016年起 澜起科技与清华大学、英特尔鼎力合作，研发出津逮®系列CPU。 2020年5月13日 澜起科技名列2020福布斯全球企业2000强榜第1947位。 旗下公司 澜起科技股份有限公司昆山分公司 澜起电子科技(昆山)有限公司 澜起电子科技(上海)有限公司 澜起投资有限公司 苏州澜起微电子科技有限公司 澜起投资有限公司 主营产品 内存接口芯片 澜起科技凭借其先进的高速、低功耗技术，为新一代服务器平台提供符合JEDEC标准的高性能内存接口解决方案。随着JEDEC标准和内存技术的发展演变，公司先后推出了DDR2、DDR3、DDR4、DDR5系列内存缓冲芯片，可应用于FBDIMM（全缓冲双列直插内存模组）、RDIMM（寄存式双列直插内存模组）及LRDIMM（减载双列直插内存模组），满足高性能服务器对高速、大容量的内存系统的需求。 通常，内存缓冲芯片按功能可分为三类：一是寄存缓冲器（RCD，又称“寄存时钟驱动器”），用来存储缓冲来自内存控制器的地址/命令/控制信号；二是数据缓冲器（DB），用来存储缓冲来自内存控制器或内存颗粒的数据信号；三是内存缓冲器（MB），用来存储缓冲来自内存控制器的地址/命令/控制信号和来自内存控制器或内存颗粒的数据信号，此类器件的功能可以由单颗芯片（如上述的AMB、MB芯片）实现，也可以由上述RCD和DB套片实现。采用了寄存缓冲器（RCD）对地址/命令/控制信号进行存储缓冲的内存条通常称为RDIMM，而采用了内存缓冲器，或者是寄存缓冲器（RCD）及数据缓冲器（DB）套片对数据信号及地址/命令/控制信号进行存储缓冲的内存条称为LRDIMM。由于LRDIMM对内存控制器接口的所有信号都进行了缓冲，对内存控制器而言减低了其负载，故名减载内存模组。 内存缓冲芯片是内存模组（又称内存条）的核心器件，作为CPU存取内存数据的必由通路，其主要作用是提升内存数据访问的速度及稳定性，以匹配CPU日益提高的运行速度及性能。内存缓冲芯片需与内存厂商生产的各种内存颗粒和内存模组进行配套，并通过CPU厂商和内存厂商针对其功能和性能（如稳定性、运行速度和功耗等）的严格认证，才能进入大规模商用阶段。因此，研发此类产品不仅要攻克内存缓冲的核心技术难关，还要突破服务器生态系统的高准入门槛，全球范围内能成功量产此类芯片的厂商为数不多。经过十多年的精心研发，澜起推出了DDR2到DDR5系列高速、大容量内存缓冲解决方案。目前，公司的DDR4内存缓冲产品已成功进入全球主流内存、服务器和云计算领域，占据国际市场的主要份额。 DDR5 澜起科技提供面向DDR5 RDIMM（寄存式双列直插内存模组）和LRDIMM（减载双列直插内存模组）应用的高性能、低功耗的DDR5内存接口解决方案，大幅提升了高端云计算服务器内存子系统所需的运行性能、系统扩展性和功耗效率。DDR5是JEDEC标准定义的第5代双倍速率SDRAM内存标准。与DDR4相比，DDR5采用了更低的工作电压（1.1V），同时在传输有效性和可靠性上又迈进了一步，轻松实现4800MT/s的高运行速率，是DDR4最高速率的1.5倍。 DDR4 DDR4是JEDEC标准定义的第4代双倍速率SDRAM内存标准。与DDR3和DDR2相比，DDR4在传输速率和数据可靠性上做了进一步提升（8n-bit内存预读取，最高可实现32位），并采用1.2V工作电压，更为节能。澜起科技提供的DDR4高性能低功耗内存接口解决方案面向DDR4 RDIMM（寄存式双列内存模组）和LRDIMM（减载双列直插内存模组），可提升云计算服务器及内存子系统所需的性能、系统扩展性和功耗效率。 DDR3 DDR3是JEDEC标准定义的第3代双倍速率SDRAM内存标准，相较于DDR2，提供了更高的运行效能与更低的电压。DDR3拥有两倍于DDR2的内存预读取能力（即8位数据读预取），也是现时广泛使用的内存产品规格。澜起科技推出的DDR3寄存缓冲芯片（RB）和内存缓冲芯片（MB）符合JEDEC标准。这两款芯片可分别用于寄存式双列直插内存模组（RDIMM）和减载双列直插内存模组（LRDIMM），为市面通用的服务器平台提供高速、高性能、低功耗的内存解决方案，助力云计算产业的快速发展。 DDR2 DDR2是JEDEC标准定义的第2代双倍速率SDRAM内存标准，采用了在时钟上升/下降沿同时进行数据传输的方式，支持4位数据内存预读取能力。DDR2 高级内存缓冲器（AMB）是全缓冲双列直插内存模组（FBDIMM）架构的关键芯片。澜起科技的AMB芯片性能优异并且功耗很低，可为高性能的服务器和工作站提供更好的基于FBDIMM的内存解决方案。 津逮服务器平台 津逮®服务器平台主要由澜起科技的津逮®CPU和混合安全内存模组（HSDIMM®）组成。该平台具备芯片级实时安全监控功能，可在信息安全领域发挥重要作用，为云计算数据中心提供更为安全、可靠的运算平台。此外，该平台还融合了先进的异构计算与互联技术，可为大数据及人工智能时代的各种应用提供强大的综合数据处理及计算力支撑。 津逮CPU 津逮®系列CPU是澜起科技推出的一系列具有预检测（PrC）和动态安全监控（DSC）功能的x86架构处理器，适用于津逮®或其他通用的服务器平台。津逮®系列CPU在英特尔® x86处理器的基础上集成了清华大学的DSC技术，可与澜起科技的混合安全内存模组（HSDIMM®）搭配而组成津逮®服务器平台，为云计算服务器提供芯片级的动态安全监控功能。此外，津逮®系列CPU还融合了先进的异构计算与互联技术，可为未来人工智能和大数据应用提供强大的综合数据处理和计算力支撑。 HSDIMM 混合安全内存模组（HSDIMM®）采用澜起的Mont-ICMT®内存监控技术，可为高端服务器平台提供更为安全、可靠的内存解决方案。目前，澜起推出了两大系列安全内存模组，即混合安全内存模组（HSDIMM®）和精简版混合安全内存模组（HSDIMM®-Lite），可为不同应用场景提供不同级别的数据安全解决方案。 PCIe Retimer芯片 澜起科技的PCIe Gen4 Retimer芯片，采用先进的信号调理技术提升信号完整性，增加高速信号的有效传输距离，为服务器、存储设备及硬件加速器等应用场景提供可扩展的高性能PCIe互连解决方案。该系列Retimer芯片符合PCIe 4.0基本规范，支持业界主流封装。 G M T Y 检测语言世界语中文简体中文繁体丹麦语乌克兰语乌兹别克语乌尔都语亚美尼亚语伊博语俄语保加利亚语信德语修纳语僧伽罗语克罗地亚语冰岛语加利西亚语加泰罗尼亚语匈牙利语南非祖鲁语卡纳达语卢森堡语印地语印尼巽他语印尼爪哇语印尼语古吉拉特语吉尔吉斯语哈萨克语土耳其语塔吉克语塞尔维亚语塞索托语夏威夷语威尔士语孟加拉语宿务语尼泊尔语巴斯克语布尔语(南非荷兰语)希伯来语希腊语库尔德语弗里西语德语意大利语意第绪语拉丁语拉脱维亚语挪威语捷克语斯洛伐克语斯洛文尼亚语斯瓦希里语旁遮普语日语普什图语格鲁吉亚语毛利语法语波兰语波斯尼亚语波斯语泰卢固语泰米尔语泰语海地克里奥尔语爱尔兰语爱沙尼亚语瑞典语白俄罗斯语科萨科西嘉语立陶宛语索马里语约鲁巴语缅甸语罗马尼亚语老挝语芬兰语苏格兰盖尔语苗语英语荷兰语菲律宾语萨摩亚语葡萄牙语蒙古语西班牙语豪萨语越南语阿塞拜疆语阿姆哈拉语阿尔巴尼亚语阿拉伯语韩语马其顿语马尔加什语马拉地语马拉雅拉姆语马来语马耳他语高棉语齐切瓦语 世界语中文简体中文繁体丹麦语乌克兰语乌兹别克语乌尔都语亚美尼亚语伊博语俄语保加利亚语信德语修纳语僧伽罗语克罗地亚语冰岛语加利西亚语加泰罗尼亚语匈牙利语南非祖鲁语卡纳达语卢森堡语印地语印尼巽他语印尼爪哇语印尼语古吉拉特语吉尔吉斯语哈萨克语土耳其语塔吉克语塞尔维亚语塞索托语夏威夷语威尔士语孟加拉语宿务语尼泊尔语巴斯克语布尔语(南非荷兰语)希伯来语希腊语库尔德语弗里西语德语意大利语意第绪语拉丁语拉脱维亚语挪威语捷克语斯洛伐克语斯洛文尼亚语斯瓦希里语旁遮普语日语普什图语格鲁吉亚语毛利语法语波兰语波斯尼亚语波斯语泰卢固语泰米尔语泰语海地克里奥尔语爱尔兰语爱沙尼亚语瑞典语白俄罗斯语科萨科西嘉语立陶宛语索马里语约鲁巴语缅甸语罗马尼亚语老挝语芬兰语苏格兰盖尔语苗语英语荷兰语菲律宾语萨摩亚语葡萄牙语蒙古语西班牙语豪萨语越南语阿塞拜疆语阿姆哈拉语阿尔巴尼亚语阿拉伯语韩语马其顿语马尔加什语马拉地语马拉雅拉姆语马来语马耳他语高棉语齐切瓦语 文本转语音功能仅限200个字符 选项 : 历史 : 反馈 : Donate 关闭

目前的最新标准是 DDR4 ，数据线可以支持到 3200MT/s ，而 DDR5 是未来的技术，数据速率会再翻倍。据外媒报道，负责计算机内存技术标准的组织 JEDEC 宣称，并预计在 2018 年完成最终的标准制定。我们可以根据现在的状况，做一些预测。 据了解， DDR5 将比上一代 DDR4 的内存宽带和密度提升一倍，而且能耗也更低。 DDR4 最初在 2012 年完成标准制定，直到 2015 年在英特尔以及其他处理器厂商的支持下，才逐渐成为主流。单条容量更大、电压更低、频率更高、 I/O 带宽更高，同时延时也会相应提高。 对于 DDR5 来说，目前知道的数据是， DDR5 内存容量将会从 8GB 起步、最大容量 32GB ，电压下降到 1.1V 、 I/O 带宽也提升为 3.2~6.4Gb/S ，内存带宽升级为 DDR4 的两倍，内存频率从 3200MHz 起步，主流频率会提升至 6400MHz （ DDR3 主流为 1600MHz 、 DDR4 起步频率为 2133MHz ）。 　　单条内存容量提升可以说是对普通消费者来说最实在的提升了，估计 DDR5 之后每 GB 的单价也会下降不少。至于电压的降低，对于笔记本会更有意义，毕竟台式机对于功耗以及发热并不敏感，并不太在意散热。另外，主流频率提升为惊人的 6400MHz ，相比较于目前 DDR4 也还是以 2133~2400MHz 为主，频率提升近 3 倍应该还是相当可观的，当然，相对应延时会拉高估计不少。 据有关消息称，由于 DDR5 的数据速率已经达到甚至超过了现在一些串行总线的数据速率，所以 DDR5 芯片的接收端还会采用在串行总线上广泛应用的可变增益放大器 VGA （ variable gain amplifier ）、可变 Delay （通过 DLL 实现）以及 4 阶 DFE （ decision feedback equalizer ）均衡技术以优化采样位置和眼图的质量。下图是 DDR5 芯片接收端的设计架构。 另外， DDR5 还会采用 HBM 的封装以提高内存芯片的密度和通道数。 High Bandwidth Memory (HBM) 技术最早来源于 AMD 、 Hynix 、 UMC 、 Amkor 、 ASE 等公司，是一种高速的 3D 封装的 RAM 接口技术。 HBM 技术可以把最多 8 层 DRAM 的 Die 堆叠起来，并通过 TSV （ Through-Silicon Vias ：硅通孔）技术和内存控制器通过相应的 Interposer 互联起来。在 HBM 接口中，内存控制器和和不同的 Die 间采用独立的 Channel 进行互联，各个 Channel 间互相没有关系，因为可以进行独立的时序设计以提高数据传输速率。比如在采用 4 层 Die 堆叠、每个 Die 有 2 个 Channel 、每个 Channel 有 128bit 宽度时，如果采用 4 颗芯片，则总的数据位宽 = 4 （ Stack ） *4 （ Die ） *2 （ Ch ） *128 （ bit ） = 4096bit 。 镁光的进展： 镁光称 DDR5 内存样品会在 2018 年成功流片， 2019 年正式量产上市，因此 2020 年才能普及。 DDR5 SDRAM 作为 DDR4 内存的升级版， DDR5 内存在性能上自然要高出 DDR4 一大截。从美光公布的文件来看， DDR5 内存将从 8GB 容量起步，最高可达单条 32GB ， I/O 带宽能达到 3.2-6.4Gbps ，同时电压 1.1V ，内存带宽将为 DDR4 内存的两倍。 此外，美光还在芯片论坛上表示 DDR5 内存将从 3200Mhz 起步，主流内存频率可达 6400Mhz 。 DDR5 ：频率、带宽再进阶 　　 至于 DDR5 ，基础频率和峰值频率进一步拉高，工艺进化到 14nm 、 10nm 等，单条 32GB 也将出现。 三星的进展： 在三星讨论的 DDR5 内存规范中，其目标跟美光基本一致，也是带宽至少翻倍，预取位宽也会翻倍，不过内存库数量还是 16 个，与美光公布的数据略有不同。 不过在时间点上，业界还是有一定共识的—— DDR5 预计在 2017 年完成规范制定， 2018 年出样， 2019 年开始生产，不过要普及的话估计至少是 2020 年的事了。 　　 之前，三星就展示了“ Post-DDR4 ”的路线规划，基本就是目前的 DDR5 形态，当时显示，每个针脚的传输速率将达到 6.4Gbps ，是目前 DDR4 的 2-4 倍，带宽会突破 51.2GB/s 。另外，容量方面的变化将更加显著，单颗内存容量将从 4Gb 、 8Gb 增加到 32Gb ，这对于服务器等设备来说十分重要。在工艺制程方面，后 DDR4 内存或将采用 10nm 工艺打造，三星也没有给出十分肯定的说法。 　　 另外，在 VR 内容越发广阔的背景下， 带宽提高还是很有现实意义的。

您可能刚把计算机升级到DDR4的内存，也有可能仍然在使用DDR3的内存。不过不管怎样，DDR5内存要来了。 2017年3月，JEDEC协会宣布将在2018年正式发布DDR5的技术规范。目前，DDR5的规范制定已经到0.5版本，会在DDR4的基础上数据速率和密度再翻一倍，单颗粒容量可达32Gb，并预计会在2020年开始商用。 很多人会把DDR5和显卡上使用的GDDR5技术混淆，实际上两者应用场合不一样。下面这张图展示了目前三种主流内存技术（DDR、GDDR、LPDDR）的速度对比和应用场合。 DDR（Double Data Rate）是用于系统的RAM技术，其特点是高带宽、低延时。DDR总线每个Channel是64bit宽度，每根Data的管脚（DQ）可以进行读操作或写操作（不同时）。目前的最新标准是DDR4，数据线可以支持到3200MT/s，而DDR5是未来的技术，数据速率会再翻倍。 GDDR（Graphics Double Data Rate），是用于显示的RAM技术，其特点是高带宽、高延时。GDDR5技术实际来源于DDR3，只不过降低了电压，减少了位宽（但支持更多Channel），通过数据编码和读写线分开提高了数据速率（3G~6GT/s）。GDDR5已经使用了将近10年，目前最新的标准是GDDR6。 从数据速率上来说，GDDR更高，适合显示图像这种需要大数据量传输而对时延不太敏感的场合；而DDR技术由于延时小，所以更适合于CPU这种数据随机读取的场合。 据内部可靠消息，由于DDR5的数据速率已经达到甚至超过了现在一些串行总线的数据速率，所以DDR5芯片的接收端还会采用在串行总线上广泛应用的可变增益放大器VGA（variable gain amplifier）、可变Delay（通过DLL实现）以及4阶DFE（decision feedback equalizer）均衡技术以优化采样位置和眼图的质量。下图是DDR5芯片接收端的设计架构。 另外，DDR5还会采用HBM的封装以提高内存芯片的密度和通道数。High Bandwidth Memory (HBM) 技术最早来源于AMD、Hynix、UMC、Amkor、ASE等公司，是一种高速的3D封装的RAM接口技术。第一代的HBM技术在2013年被JEDEC协会采纳（JESD235标准），代表产品是AMD公司代号为Fuji的GPU芯片（下图）；而其第二代的HBM2技术也在2016年被JEDEC协会采纳（JED235A标准），代表产品是nVidia公司的Tesla P100芯片。目前，第三代的HBM3技术也在开发过程中，并将用于未来的DDR5芯片上。 HBM技术可以把最多8层DRAM的Die堆叠起来，并通过TSV（Through-Silicon Vias：硅通孔）技术和内存控制器通过相应的Interposer互联起来。在HBM接口中，内存控制器和和不同的Die间采用独立的Channel进行互联，各个Channel间互相没有关系，因为可以进行独立的时序设计以提高数据传输速率。比如在采用4层Die堆叠、每个Die有2个Channel、每个Channel有128bit宽度时，如果采用4颗芯片，则总的数据位宽= 4（Stack） 4（Die） 2（Ch）*128（bit）= 4096bit。 更多高速测试信息，可关注微信公众号”数字科技“