原创 DR5核心技术解析推测

 2017-10-30 19:05  4394 17 17 分类: 智能手机

目前的最新标准是DDR4，数据线可以支持到3200MT/s，而DDR5是未来的技术，数据速率会再翻倍。据外媒报道，负责计算机内存技术标准的组织JEDEC宣称，并预计在2018年完成最终的标准制定。我们可以根据现在的状况，做一些预测。

据了解，DDR5将比上一代DDR4的内存宽带和密度提升一倍，而且能耗也更低。DDR4最初在2012年完成标准制定，直到2015年在英特尔以及其他处理器厂商的支持下，才逐渐成为主流。单条容量更大、电压更低、频率更高、I/O带宽更高，同时延时也会相应提高。

对于DDR5来说，目前知道的数据是，DDR5内存容量将会从8GB起步、最大容量32GB，电压下降到1.1V、I/O带宽也提升为3.2~6.4Gb/S，内存带宽升级为DDR4的两倍，内存频率从3200MHz起步，主流频率会提升至6400MHz（DDR3主流为1600MHz、DDR4起步频率为2133MHz）。

　　单条内存容量提升可以说是对普通消费者来说最实在的提升了，估计DDR5之后每GB的单价也会下降不少。至于电压的降低，对于笔记本会更有意义，毕竟台式机对于功耗以及发热并不敏感，并不太在意散热。另外，主流频率提升为惊人的6400MHz，相比较于目前DDR4也还是以2133~2400MHz为主，频率提升近3倍应该还是相当可观的，当然，相对应延时会拉高估计不少。

据有关消息称，由于DDR5的数据速率已经达到甚至超过了现在一些串行总线的数据速率，所以DDR5芯片的接收端还会采用在串行总线上广泛应用的可变增益放大器VGA（variable gain amplifier）、可变Delay（通过DLL实现）以及4阶DFE（decision feedback equalizer）均衡技术以优化采样位置和眼图的质量。下图是DDR5芯片接收端的设计架构。

另外，DDR5还会采用HBM的封装以提高内存芯片的密度和通道数。High Bandwidth Memory (HBM) 技术最早来源于AMD、Hynix、UMC、Amkor、ASE等公司，是一种高速的3D封装的RAM接口技术。

HBM技术可以把最多8层DRAM的Die堆叠起来，并通过TSV（Through-Silicon Vias：硅通孔）技术和内存控制器通过相应的Interposer互联起来。在HBM接口中，内存控制器和和不同的Die间采用独立的Channel进行互联，各个Channel间互相没有关系，因为可以进行独立的时序设计以提高数据传输速率。比如在采用4层Die堆叠、每个Die有2个Channel、每个Channel有128bit宽度时，如果采用4颗芯片，则总的数据位宽= 4（Stack）*4（Die）*2（Ch）*128（bit）= 4096bit。

镁光的进展：

镁光称DDR5内存样品会在2018年成功流片，2019年正式量产上市，因此2020年才能普及。DDR5 SDRAM作为DDR4内存的升级版，DDR5内存在性能上自然要高出DDR4一大截。从美光公布的文件来看，DDR5内存将从8GB容量起步，最高可达单条32GB，I/O带宽能达到3.2-6.4Gbps，同时电压1.1V，内存带宽将为DDR4内存的两倍。

此外，美光还在芯片论坛上表示DDR5内存将从3200Mhz起步，主流内存频率可达6400Mhz。

DDR5：频率、带宽再进阶

　　至于DDR5，基础频率和峰值频率进一步拉高，工艺进化到14nm、10nm等，单条32GB也将出现。

三星的进展：

在三星讨论的DDR5内存规范中，其目标跟美光基本一致，也是带宽至少翻倍，预取位宽也会翻倍，不过内存库数量还是16个，与美光公布的数据略有不同。

不过在时间点上，业界还是有一定共识的——DDR5预计在2017年完成规范制定，2018年出样，2019年开始生产，不过要普及的话估计至少是2020年的事了。

　　之前，三星就展示了“Post-DDR4”的路线规划，基本就是目前的DDR5形态，当时显示，每个针脚的传输速率将达到6.4Gbps，是目前DDR4的2-4倍，带宽会突破51.2GB/s。另外，容量方面的变化将更加显著，单颗内存容量将从4Gb、8Gb增加到32Gb，这对于服务器等设备来说十分重要。在工艺制程方面，后DDR4内存或将采用10nm工艺打造，三星也没有给出十分肯定的说法。