标签: 高可靠性

传统上，系统设计通过冗余来实现可靠性，这导致元件数量、逻辑容量、系统功耗和成本不断攀升。Altera的设计分离特性满足了这些相互矛盾的需求，实现了低功耗、小体积和高性能，同时保持了较高的可靠性和信息安全。白皮书在高可靠性和信息安全保障系统中实现设计分离传统上，系统设计通过冗余来实现可靠性，这导致元件数量、逻辑容量、系统功耗和成本不断攀升。Altera的设计分离特性满足了这些相互矛盾的需求，实现了低功耗、小体积和高性能，同时保持了较高的可靠性和信息安全。引言FPGA在当今工艺技术中得到了非常广泛的应用。其应用已经从以前传统的胶合逻辑接口扩展到核心互联网路由器和高性能计算系统所使用的高级信息处理系统。整个发展过程中的共同点是要求在更小的空间中集成更多的功能，同时降低功耗和成本。高可靠性系统设计有相似的需求，包括减小系统体积、功耗和成本，达到预期的高可靠性。传统上，这些系统设计通过冗余来实现可靠性。依靠增加元件数量、提高逻辑容量、增大系统功耗以及成本来获得冗余。其他系统设计领域也有相同的可靠性要求和特性，这些领域包括：信息安全保障、航空电子和工业安全系统等。Altera开发了解决方案来满足这些相互矛盾的需求，同时实现这些应用需要的高可靠性和信息安全保障。AlteraQuartusII设计软件以及CycloneIIILSFPGA中的设计分离特性为设计人员提供了一种简单的方法，将已有的高可靠性冗余设计方法集成到单片FPGA体系结构中。容错需求美国国防部(DoD)研究了二战期间的陆军和海军装备后，要求加强可靠性工程研究。例如，轰炸机的平均故障间隔时间(MTBF)不到20小时，而修理轰炸机的成本要比最初购买价格高出10倍以上。自此，系统设计寿命周期总成……

对一种自刷新检纠错电路（EDAC）进行了研究与设计，并应用于单字节写操作SRAM中，提高了SRAM抗单粒子翻转效应（SEU）性能。EDAC采用hamming（12，8）编译码，实现“纠一检一”功能，数据宽度为32bit的SRAM的EDAC由4组hamming（12，8）编译码电路组成，实现单字节操作，同时最多可纠4bit错误。外围逻辑电路将EDAC电路纠错后的正确数据回写到SRAM对应的地址中，实现刷新功能，减少了SRAM的错误累积。同时，利用了Synopsys公司的EDA数字综合工具designcompiler和Cadence公司数字后端工具Encounter在130nmSilicon-On-Insulator（SOI）工艺上进行设计，并结合SRAM的verilog模型使用Cadence公司的仿真工具NClaunch仿真验证了该EDAC电路的可行性。SOI工艺具有很好的抗辐射效果，也增强了EDAC的抗SEU性能。