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Verilog到C翻译器的设计与实现第32卷第9期计算机工程2006年5月Vol.32№9ComputerEngineeringMay2006开发研究与设计技术文章编号：1000―3428(2006)09―0267―03文献标识码：A中图分类号：TP314Verilog到C翻译器的设计与实现戴笛，张福新（中国科学院计算技术研究所，北京100080）摘要：介绍了一种将Verilog硬件描述转化到等价C/C++代码的自动翻译器的实现过程，并给出了简化Verilog行为模型的方法、非阻塞赋值串行化的优化算法和一些访存优化原则。该方法设计的翻译器的生成代码可直接由C/C++编译器汇编成可执行程序后进行仿真。采用龙芯RTL作为系统输入的测试表明，该方法的仿真速度可比一般仿真软件有成倍的增加，并能在系统评估和分析上发挥显著的成效。关键词：软件仿真；……