Verilog到C翻译器的设计与实现 第 32 卷 第9期 计 算 机 工 程 2006 年 5 月 Vol.32 № 9 Computer Engineering May 2006 开发研究与设计技术 文章编号：1000―3428(2006)09―0267―03 文献标识码：A 中图分类号：TP314 Verilog 到 C 翻译器的设计与实现 戴 笛，张福新 （中国科学院计算技术研究所，北京 100080） 摘 要：介绍了一种将 Verilog 硬件描述转化到等价 C/C++代码的自动翻译器的实现过程，并给出了简化 Verilog 行为模型的方法、非阻塞 赋值串行化的优化算法和一些访存优化原则。该方法设计的翻译器的生成代码可直接由 C/C++编译器汇编成可执行程序后进行仿真。采用 龙芯 RTL 作为系统输入的测试表明，该方法的仿真速度可比一般仿真软件有成倍的增加，并能在系统评估和分析上发挥显著的成效。 关键词：软件仿真；……