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本文设计并实现了AES-RSA混合加解密算法，并结合ZYNQ-7000系列FPGA芯片设计了相关验证系统对混合加解密模块进行功能仿真和验证。首先，选取DES、AES、RSA三种不同类型的加解密算法，分别用C语言实现其加解密功能，再用Verilog语言重现AES、RSA两种算法的加解密模块，将设计完成的两个加解密模块导入Vivado仿真软件中，进行模块功能的仿真测试。基于已经设计并实现的AES、RSA加解密模块，编写AES-RSA顶层模块，通过定义控制信号和数据信号的传输将两个模块组合，设计出AES-RSA混合加解密模块。
标签: 算法实现
