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　　面对国际上几大巨头在 FPGA 领域的垄断，国内FPGA厂商的突破口在哪里?国内企业进入FPGA，如何打造生态链?多年来，国际上有诸多进入FPGA领域的新兴公司，但是很少成功，中国厂商能破例吗? 　　面对国际上几大巨头在FPGA领域的垄断，国内FPGA厂商的突破口在哪里?哪些应用领域是我们可以进入的?FPGA是需要较强的生态环境来支持的，国内企业进入FPGA，如何打造生态链?工具和开发软件谁来支持?多年来，国际上有诸多进入FPGA领域的新兴公司，但是很少成功，中国厂商能破例吗?京微雅格(北京)科技有限公司业务发展部门总监、软件部门高级经理王海力，探讨中国FPGA的突围之路。 　　1：面对国际上几大巨头在FPGA领域的垄断，您认为国内FPGA厂商的突破口在哪里?哪些应用领域是我们可以进入的? 　　 ：国内FPGA厂商的突破口在于：跟随工艺前进的步伐，结合多变的应用需求，利用系统芯片的竞争优势，把握FPGA的发展趋势，在系统层面探索出新路子!因此对于我们而言，我们选择微处理器 MCU 与FPGA的结合。据我们的调研，FPGA+CPU这种模式肯定会是一种发展趋势。 　　基于 可编程的角度，FPGA本来就是一个通用产品。但从竞争的角度来说，我们不希望以“硬碰硬”的方式进行。毕竟前辈们在这个市场摸爬滚打了二十多年，并且设置了重重障碍(技术壁垒、专利等)。从产品形态来说，我们建议：中低端产品以工业控制、显示控制、加上医疗设备为主，可以进一步看看汽车或消费类电子产品，甚至安防领域;而高端产品则主要定位在通信、广播等领域。这个领域如果有技术能力做，一定要进入，毕竟利润很高。但如果时机不成熟，不建议马上进入，因为从技术层面上需要解决的问题太多太复杂。 　　需要强调的是，尽量跟我们的终端市场结合，做好充分市场分析与调研，研究国内用量最大的FPGA型号，牢牢把握应用需求，重点抓住某一类领域进行突破。 　　2：FPGA是需要较强的生态环境来支持的，国内企业进入FPGA，如何打造生态链?工具和开发软件谁来支持? 　　 ：FPGA厂商希望与国内企业(包括芯片厂商)一起打造整个可编程芯片生态系统，共同创造商业机会;希望自己开发出客户和消费者所需要的所有技术和产品，然后通过合作伙伴或整机厂商将其“传递”到整个生态系统。 　　但国内企业如何进入FPGA，如何高效地打造生态链，需要很好地思考以下两方面的问题：第一，FPGA将以什么形态出现在最终产品中?FPGA作为一个IP核植入到他们的芯片产品中?还是作为一个分离模块，集成在产品中?这两种不论是从研发技术上，还是研发成本上，都有利弊。第二，就是您提出来的，工具和系统开发软件谁来支持?对于FPGA器件提供商，FPGA的工具和软件必须由自己来开发，当然可以分阶段分步骤来做，综合、布局布线、位流生成必须做。从我们目前了解到的资料，国内的软件研发团队在FPGA技术的know-how上已经正在接近国外团队。但和其他厂商合作打造新产品，对于这个系统层面上的软件环境(除FPGA自身编译环境外)，仍有很多关键技术问题需要解决，这更类似于SOC系统芯片软件的支撑问题。 　　3：多年来，国际上也不泛进入FPGA市场的Startup公司，但多半以失败告终，您认为在中国市场上，成功的机遇是什么?有什么不同点? 　　 ：纵观历史，从上个世纪80年代到现在这30多年来的时间里，先后有50多家公司都在一直从事可编程逻辑器件( PLD /FPGA)的研发，其中不乏像Intel、TI、ATT、Samsung、Lucent等技术、资金实力雄厚的大公司。另一方面，从半导体技术和市场发展的角度来观摩，由于芯片研发费用成指数型的增长，众多专用集成电路(ASIC)和专用标准产品(ASSP)设计厂商都会相继转投到用灵活性更高的可编程器件来实现，或者在他们的芯片中植入可重构可编程FPGA模块，甚至包括处理器厂商，也在探索微处理器与FPGA相结合的路。这一趋势定会给PLD/FPGA市场注入更强大并源源不断的动力，因此对于从事FPGA研发的公司来说这无疑也是一个好消息。这条路必须走!但为什么多半startup公司以失败告终，原因很多，也很复杂。总的来说可以概括为以下4条： 　　·支持方或投资方资金的持续性问题。FPGA的研发周期是一个不同于ASIC等其他芯片的研发。可能一个5年的周期不足以为奇，甚至7年，包括市场分析与定位、架构/硬件实现、软件支撑、芯片制程、测试、封装、筛选等。对于芯片而言，这个过程很难一次流片就保证无任何问题;对于软件而言，需要可能两代以上的迭代积累与适应芯片的各项功能。等万事俱备后，application的实施、Marketing的推广宣传，最后才到客户手上。很多投资方没有这么多时间、 精力和资金来玩这个游戏。很多startup公司正是因为资金链的中断，而退出市场。 　　·市场与芯片定位问题。因为在 FPGA 高度垄断的情况下，如何突破，如何创新一直是困扰startup公司的难题。做中低端产品，在同样工艺节点下，如何解决芯片cost、performance和功耗问题是关键。在架构创新的同时，可能会带来潜在的风险，需要等待一定周期的市场检验。另外当你还处在第一代产品的研发中，那几家FPGA巨头不论是在工艺上、成本上、性能上、功耗上都不会输给你。如果做高端产品，如何把你的产品的可信度(可靠和安全)建立起来是很重要的问题。因为你刚进入市场，几乎没有叫得响亮的客户。试想别人会把你拉入采购名单吗?很多startup公司还没来得及想清楚这个问题，就被无情地请出了这个竞争格局。 　　·软件与硬件配合问题。我们知道FPGA麻雀虽小、却五脏俱全。即便做出了一个很powerful的芯片，但如果没有有效率的软件支撑，也是徒劳无用。如何将软件与硬件天衣无缝地结合在一起，是一个难题。不论在大公司小公司，都需要花大量地时间去论证。另外随着系统设计越来越复杂、性能要求越来越苛刻，软件在保证产品上 市进程中扮演的角色也越来越重要。没有自主创新的软件，一定会失败!很多startup公司之所以相继落马的原因是，软件不能很好地配合硬件工作。 　　·应用工程师的培养问题。有了好的硬件和软件，还不足够;还需要更多的AE团队进行支持。我们经常说到，如果把FPGA产品研发中硬件所付诸的努力比作“1”的话，那么软件要付诸的努力就是“2”，而开发应用所付诸的努力则要远远大于“4”。如果一个FPGA产品，没有好的应用支持团队，开发各类相关的应用，也很难在市场上有所表现。根据市场生存法则，你的产品很快就被吞噬，不久将来也会被淘汰。很多startup公司也是因为没有好的应用工程师团队，不能开发出有竞争性的产品应用，而导致流产。 　　在目前 PLD /FPGA市场仅存的全球性大公司里，全部来源于美国。欧洲、日本等经济强国也还没真正掌握其核心技术，他们在探索的进程中。然而对于中国，虽然受到专利和技术壁垒、以及限制销售许可等诸多因素，发展FPGA产业更是刻不容缓。在国家促进集成电路发展的主题中FPGA已提到战略高度，用以满足国防、民用等各个层面的迫切需求。对于中国市场，成功的机遇就在用它有足够大的市场容量。有市场，就有需求，有需求就要有相应产品来支持。现在Xilinx、Altera最大的客户就在中国。也足以证明我们有机遇。从技术角度来说，我们已经不像10年前基本不懂核心技术。基于我们国内在FPGA研发这10年来的沉淀以及强大的技术创新，我们已经掌握了关键技术并使其突破。其他国家做不了FPGA芯片，中国能做，我们能做!而且大家都有共识，在不久的将来国内肯定能成一家FPGA公司。 　　我觉得没有什么不同点，完全遵循市场竞争原则。做出好的产品，经得住市场的考验，就可以了。 　　4：贵公司目前进入的是哪些应用领域，产品的特色是什么?生态链的支持如何?遇到的最大挑战是什么? 　　 ：为了在FPGA技术高度封锁的环境下生存并竞争，京微雅格提出并发展了一系列自我创新的概念和核心技术(如微处理器与可编程模块的融合，高速布线网络DCC在互连架构中的应用，以及无缝的软硬兼施等)，同时在我们已有的产品中得以实现，并申请专利技术60多项(已授权的美国专利有28项)。 　　京微雅格是可配置应用平台技术CAP(Configurable Application Platform)的首创者和领导者，致力于为系统制造商和应用开发商提供高集成度、高灵活性、高性价比的可配置平台器件,IP以及相应的集成开发环境与工具套件。凭借自主研发的现场可编程技术、独特的可定制互连资源和可配置平台构架等方面的先进技术，京微雅格创新的可配置平台芯片不仅帮助客户大大缩短了产品上市时间，提高产品设计灵活度，而且通过摊薄高额流片费用降低了客户进入市场的成本。京微雅格提供的CAP平台，配合高效的软件套件及面向应用需求的丰富的软硬IP模块，可被广泛运用于可重构系统芯片设计，以增强系统供应商的竞争力。 　　对于我们公司而言，我个人认为遇到的最大挑战不是FPGA研发的know-how问题，而是如何让国产FPGA尽快地进入市场并得以认可。除了我们自身修炼的内功之外(包括硬件、软件的研发外)，还需要国内市场持续关注国产FPGA的研发进度，包括科研单位、高校、各类正在使用FPGA作为核心器件的企业或整机企业、还包括各类潜在的、广泛的民间“AE团队”，带动整个使用国产FPGA的生态链。

　　引言 　　信息技术正在快速发展,其应用已经深入到各个领域各个方面。如今越来越多的电子产品向着智能化、微型化、低功耗方向发展,其中有的产品还需要实时控制和信号处理。电子系统的复杂性在不断增加,它迫切要求电子设计技术也有相应的变革和飞跃。使用纯SSI 数字电路设计系统工作量大, 灵活性低, 而且系统可靠性差。广泛使用单片机(MCU) 设计系统克服了纯SSI 数字电路系统许多不可逾越的困难,是一个具有里程碑意义的飞跃。而DSP 以其极强的信号处理功能赢得了广阔的市场,得到了广泛地应用。近年来,PLD 器件迅速发展,尤其是CPLD/ FPGA 向深亚微米领域进军,PLD 器件得到了广泛应用,以CPLD/ FPGA 为物质基础的EDA 技术诞生了。它具有电子技术高度智能化、自动化的特点,打破了软硬件最后的屏障,使得硬件设计如同软件设计一样简单。它作为一种创新技术正在改变着数字系统的设计方法、设计过程和设计观念。单片机,DSP ,PLD/ EDA 以其各自的特点满足了各种需要,正从各个领域各个层面改变着世界,它们已经成为数字时代的核心动力,推动着信息技术的快速发展。 　　以下,我们将对单 片机,DSP ,PLD/ EDA 分别加以介绍,并作比较和分析。 　　单片机 　　单片机是集成了CPU ,ROM ,RAM 和I/ O 口的微型计算机。它有很强的接口性能,非常适合于工业控制,因此又叫微控制器(MCU) 。它与通用处理器不同,它是以工业测控对象、环境、接口等特点出发,向着增强控制功能,提高工业环境下的可靠性、灵活方便地构成应用计算机系统的界面接口的方向发展。所以,单片机有着自己的特点。 　　品种齐全,型号多样 　　自从INTEL 推出51 系列单片机,许多公司对它做出改进,发展成为增强型51 系列,而且新的单片机类型也不断涌现。如MOTOROLA 和PHIL IPS 均有几十个系列,几百种产品。CPU 从8 ,16 ,32 到64 位,多采用RISC 技术,片上I/O 非常丰富,有的单片机集成有A/ D , “看门狗”,PWM ,显示驱动,函数发生器,键盘控制等,它们的价格也高低不等,这样极大地满足了开发者的选择自由。 　　低电压和低功耗 　　随着超大规模集成电路的发展,NMOS 工艺单片机被CMOS代替,并开始向HMOS 过渡。供电电压由5V 降到3V ,2V 甚至到1V ,工作电流由mA 降至μA ,这在便携式产品中大有用武之地。 　　DSP 芯片 　　DSP 又叫数字信号处理器。顾名思义,DSP 主要用于数字信号处理领域,非常适合高密度,重复运算及大数据容量的信号处理。现在已经广泛应用于通信、便携式计算机和便携式仪表、雷达、图像、航空、家用电器、医疗设备等领域,常见的手机、数字电视和数码相机都离不开DSP。DSP 用于手机和基站中为移动通信的发展做出重要贡献,将在2. 5G和3G中扮演重要角色。可以说,DSP 已经融入到生活的方方面面。 　　DSP 相对于一般微处理器作了很大的扩充和增强,主要是: 　　a) 修正的哈佛结构,多总线技术以及流水线结构。将程序与数据存储器分开,使用多总线,取指令和取数据同时进行,以及流水线技术,这使得速度有了较大的提高。 　　b) 硬件乘法器以及特殊指令。这是区别于一般微处理器的重要标志。一般微处理器用软件实现乘法,逐条执行指令,速度慢。而DSP 依靠硬件乘法器单周期完成乘法运算,而且还具有专门的信号处理指令,如TM320 系列的FIRS ,LMS ,MACD 指令等。 　　 EDA 技术          当今电子系统的复杂性在不断增加,而电子产品的更新换代越来越快,传统的设计方法难以适应。随着计算机技术的发展,ECAD 在某种程度上减轻了设计人员的工作压力,但其智能化、自动化水平仍不尽人意。于是EDA 技术作为一种全新的技术诞生了。它正改变着数字系统和设计方法,设计过程和设计观念。 　　EDA(即Electronic Design Automation) 即电子设计自动化,它是以计算机为工具,在EDA 软件平台上,对用硬件描述语言HDL 完成的设计文件自动地逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真,直至对于特定目标芯片进行适配编译、逻辑影射和编程下载等。设计者只需用HDL 语言完成系统功能的描述,借助EDA 工具就可得到设计结果,将编译后的代码下载到目标芯片就可在硬件上实现。这里的目标芯片就是PLD 器件( FPGA/CPLD) 。FPGA/ CPLD 是EDA 技术的物质基础,这两者是分不开的。可以说没有PLD 器件,EDA 技术就成为无源之水。 　　EDA 技术作为一种现代电子系统开发方式,具有两方面特点。 　　修改软件程序即可改变硬件　       由于FPGA/ CPLD 可以通过软件编程对该硬件的结构和工作方式进行重构,修改软件程序就相当于改变了硬件,这是非常有用的。软件可以使用自顶向下的设计方案,而且可以多个人分工并行工作,这些年来IP 核产业的崛起,将若干软核结合起来就可以构成一个完整的系统,这一切极大地缩短了开发周期和上市时间,有利于在激烈的市场竞争中抢占先机。 　 　　速度快,可靠性高 　　MCU 和DSP 都是通过串行执行指令来实现特定功能,不可避免低速,而FPGA/ CPLD 则可实现硬件上的并行工作,在实时测控和高速应用领域前景广阔;另一方面,FPGA/CPLD 器件在功能开发上是软件实现的,但物理机制却和纯硬件电路一样,十分可靠。而MCU 和DSP 芯片在强干扰条件下,尤其是强电磁干扰下,很可能越出正常的工作流程,出现PC 跑飞现象。EDA 高可靠性正好克服了它们这一先天不足。 　　结束语 　　单片机,DSP 和FPGA/ CPLD 各具特色,满足了不同需要,已经成为数字时代的核心动力。为了充分发挥它们的优势,三者结合成为一个新的发展趋势。 　　MCU 与DSP 的结合 　　MCU 价格底,能很好地 完成通信和智能控制的任务,但信号处理能力差。DSP 恰好相反。把两者结合,能满足同时需要智能控制和数字信号处理的场合,如蜂窝电话,无绳网络产品等,这有利于减小体积,降低功耗和成本。 　　DSP 和FPGA/ CPLD 的结合 　　由于FPGA/ CPLD 兼有串/ 并行工作方式,高速度和宽口径适用性等特点,将DSP 与FPGA 集成在一个芯片上,可实现宽带信号处理,极大地提高信号处理速度。另外,FPGA可以进行硬件重构,功能扩展或性能改善非常容易。总之,单片机,DSP , PLD/ EDA 极大地推动了信息技术的发展。要作为一名工程师,必须掌握从系统设计级、电路设计级到物理实现级整个过程分析设计能力,能熟练使用新器件,新的开发工具,并不断更新观念,只有这样,才能适应时代发展,才能把握现在,创造未来!

　　引言 　　信息技术正在快速发展,其应用已经深入到各个领域各个方面。如今越来越多的电子产品向着智能化、微型化、低功耗方向发展,其中有的产品还需要实时控制和信号处理。电子系统的复杂性在不断增加,它迫切要求电子设计技术也有相应的变革和飞跃。使用纯SSI 数字电路设计系统工作量大, 灵活性低, 而且系统可靠性差。广泛使用单片机(MCU) 设计系统克服了纯SSI 数字电路系统许多不可逾越的困难,是一个具有里程碑意义的飞跃。而DSP 以其极强的信号处理功能赢得了广阔的市场,得到了广泛地应用。近年来,PLD 器件迅速发展,尤其是CPLD/ FPGA 向深亚微米领域进军,PLD 器件得到了广泛应用,以CPLD/ FPGA 为物质基础的EDA 技术诞生了。它具有电子技术高度智能化、自动化的特点,打破了软硬件最后的屏障,使得硬件设计如同软件设计一样简单。它作为一种创新技术正在改变着数字系统的设计方法、设计过程和设计观念。单片机,DSP ,PLD/ EDA 以其各自的特点满足了各种需要,正从各个领域各个层面改变着世界,它们已经成为数字时代的核心动力,推动着信息技术的快速发展。 　　以下,我们将对单 片机,DSP ,PLD/ EDA 分别加以介绍,并作比较和分析。 　　单片机 　　单片机是集成了CPU ,ROM ,RAM 和I/ O 口的微型计算机。它有很强的接口性能,非常适合于工业控制,因此又叫微控制器(MCU) 。它与通用处理器不同,它是以工业测控对象、环境、接口等特点出发,向着增强控制功能,提高工业环境下的可靠性、灵活方便地构成应用计算机系统的界面接口的方向发展。所以,单片机有着自己的特点。 　　品种齐全,型号多样 　　自从INTEL 推出51 系列单片机,许多公司对它做出改进,发展成为增强型51 系列,而且新的单片机类型也不断涌现。如MOTOROLA 和PHIL IPS 均有几十个系列,几百种产品。CPU 从8 ,16 ,32 到64 位,多采用RISC 技术,片上I/O 非常丰富,有的单片机集成有A/ D , “看门狗”,PWM ,显示驱动,函数发生器,键盘控制等,它们的价格也高低不等,这样极大地满足了开发者的选择自由。 　　低电压和低功耗 　　随着超大规模集成电路的发展,NMOS 工艺单片机被CMOS代替,并开始向HMOS 过渡。供电电压由5V 降到3V ,2V 甚至到1V ,工作电流由mA 降至μA ,这在便携式产品中大有用武之地。 　　DSP 芯片 　　DSP 又叫数字信号处理器。顾名思义,DSP 主要用于数字信号处理领域,非常适合高密度,重复运算及大数据容量的信号处理。现在已经广泛应用于通信、便携式计算机和便携式仪表、雷达、图像、航空、家用电器、医疗设备等领域,常见的手机、数字电视和数码相机都离不开DSP。DSP 用于手机和基站中为移动通信的发展做出重要贡献,将在2. 5G和3G中扮演重要角色。可以说,DSP 已经融入到生活的方方面面。 　　DSP 相对于一般微处理器作了很大的扩充和增强,主要是: 　　a) 修正的哈佛结构,多总线技术以及流水线结构。将程序与数据存储器分开,使用多总线,取指令和取数据同时进行,以及流水线技术,这使得速度有了较大的提高。 　　b) 硬件乘法器以及特殊指令。这是区别于一般微处理器的重要标志。一般微处理器用软件实现乘法,逐条执行指令,速度慢。而DSP 依靠硬件乘法器单周期完成乘法运算,而且还具有专门的信号处理指令,如TM320 系列的FIRS ,LMS ,MACD 指令等。 　　 EDA 技术          当今电子系统的复杂性在不断增加,而电子产品的更新换代越来越快,传统的设计方法难以适应。随着计算机技术的发展,ECAD 在某种程度上减轻了设计人员的工作压力,但其智能化、自动化水平仍不尽人意。于是EDA 技术作为一种全新的技术诞生了。它正改变着数字系统和设计方法,设计过程和设计观念。 　　EDA(即Electronic Design Automation) 即电子设计自动化,它是以计算机为工具,在EDA 软件平台上,对用硬件描述语言HDL 完成的设计文件自动地逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真,直至对于特定目标芯片进行适配编译、逻辑影射和编程下载等。设计者只需用HDL 语言完成系统功能的描述,借助EDA 工具就可得到设计结果,将编译后的代码下载到目标芯片就可在硬件上实现。这里的目标芯片就是PLD 器件( FPGA/CPLD) 。FPGA/ CPLD 是EDA 技术的物质基础,这两者是分不开的。可以说没有PLD 器件,EDA 技术就成为无源之水。 　　EDA 技术作为一种现代电子系统开发方式,具有两方面特点。 　　修改软件程序即可改变硬件　       由于FPGA/ CPLD 可以通过软件编程对该硬件的结构和工作方式进行重构,修改软件程序就相当于改变了硬件,这是非常有用的。软件可以使用自顶向下的设计方案,而且可以多个人分工并行工作,这些年来IP 核产业的崛起,将若干软核结合起来就可以构成一个完整的系统,这一切极大地缩短了开发周期和上市时间,有利于在激烈的市场竞争中抢占先机。 　 　　速度快,可靠性高 　　MCU 和DSP 都是通过串行执行指令来实现特定功能,不可避免低速,而FPGA/ CPLD 则可实现硬件上的并行工作,在实时测控和高速应用领域前景广阔;另一方面,FPGA/CPLD 器件在功能开发上是软件实现的,但物理机制却和纯硬件电路一样,十分可靠。而MCU 和DSP 芯片在强干扰条件下,尤其是强电磁干扰下,很可能越出正常的工作流程,出现PC 跑飞现象。EDA 高可靠性正好克服了它们这一先天不足。 　　结束语 　　单片机,DSP 和FPGA/ CPLD 各具特色,满足了不同需要,已经成为数字时代的核心动力。为了充分发挥它们的优势,三者结合成为一个新的发展趋势。 　　MCU 与DSP 的结合 　　MCU 价格底,能很好地 完成通信和智能控制的任务,但信号处理能力差。DSP 恰好相反。把两者结合,能满足同时需要智能控制和数字信号处理的场合,如蜂窝电话,无绳网络产品等,这有利于减小体积,降低功耗和成本。 　　DSP 和FPGA/ CPLD 的结合 　　由于FPGA/ CPLD 兼有串/ 并行工作方式,高速度和宽口径适用性等特点,将DSP 与FPGA 集成在一个芯片上,可实现宽带信号处理,极大地提高信号处理速度。另外,FPGA可以进行硬件重构,功能扩展或性能改善非常容易。总之,单片机,DSP , PLD/ EDA 极大地推动了信息技术的发展。要作为一名工程师,必须掌握从系统设计级、电路设计级到物理实现级整个过程分析设计能力,能熟练使用新器件,新的开发工具,并不断更新观念,只有这样,才能适应时代发展,才能把握现在,创造未来!

CSDN博客“持之以恒”勋章上线公告！ “IT适合你吗？”智力挑战 type=text/javascript src="http://static.blog.csdn.net/scripts/ad.js" 推挽输出、开漏输出、OC、OD、线或、线与、竞争、冒险、毛刺【基本概念，常看看】 2009-07-22 19:05 3094人阅读 评论 (5) 收藏 举报 推挽输出与开漏输出的区别 推挽输出:可以输出高,低电平,连接数字器件; 开漏输出:输出端相当于三极管的集电极. 要得到高电平状态需要上拉电阻才行. 适合于做电流型的驱动,其吸收电流的能力相对强(一般20ma以内). 推挽结构一般是指两个三极管分别受两互补信号的控制,总是在一个三极管导通的时候另一个截止. 要实现“线与”需要用OC(open collector)门电路.是两个参数相同的三极管或MOSFET,以推挽方式存在于电路中,各负责正负半周的波形放大任务。电路工作时，两只对称的功率开关管每次只有一个导通，所以导通损耗小,效率高。输出既可以向负载灌电流，也可以从负载抽取电流。 ///////////////////////////////////////////////////////////////////// 开漏电路特点及应用 在电路设计时我们常常遇到 开漏（open drain） 和 开集（open collector） 的概念。 　　所谓 开漏电路概念中提到的“漏”就是指MOSFET的漏极 。同理， 开集电路中的“集”就是指三极管的集电极 。 开漏电路就是指以MOSFET的漏极为输出的电路。一般的用法是会在漏极外部的电路添加上拉电阻 。 完整的开漏电路应该由开漏器件和开漏上拉电阻组成 。如图1所示： 图1 组成开漏形式的电路有以下几个特点： 1. 利用外部电路的驱动能力，减少IC内部的驱动（ 或 驱动比芯片电源电压高的负载 ）。当IC内部MOSFET导通时，驱动电流是从外部的VCC流经R pull-up ，MOSFET到GND。IC内部仅需很下的栅极驱动电流 。如图1。 2. 可以将多个开漏输出的Pin，连接到一条线上。形成 “与逻辑” 关系。 如图1，当PIN_A、PIN_B、PIN_C任意一个变低后，开漏线上的逻辑就为0了。 这也是I2C，SMBus等总线判断总线占用状态的原理。 如果作为输出必须接上拉电阻 。 接容性负载时，下降延是芯片内的晶体管，是有源驱动，速度较快；上升延是无源的外接电阻，速度慢。如果要求速度高电阻选择要小，功耗会大。所以负载电阻的选择要兼顾功耗和速度。 3. 可以利用改变上拉电源的电压，改变传输电平 。如 图2, IC的逻辑电平由电源Vcc1决定，而输出高电平则由Vcc2（上拉电阻的电源电压）决定。这样我们就可以用低电平逻辑控制输出高电平逻辑了（这样你就可以进行任意电平的转换）。（例如加上上拉电阻就可以提供 TTL/CMOS 电平输出等。） 图2 4. 开漏Pin不连接外部的上拉电阻，则只能输出低电平(因此对于经典的51单片机的P0口而言，要想做输入输出功能必须加外部上拉电阻，否则无法输出高电平逻辑)。一般来说，开漏是用来连接不同电平的器件，匹配电平用的。 5. 标准的开漏脚一般只有输出的能力。添加其它的判断电路，才能具备双向输入、输出的能力。 6. 正常的 CMOS 输出级是上、下两个管子，把上面的管子去掉就是 OPEN-DRAIN 了。这种输出的主要目的有两个：电平转换、线与 。 7. 线与功能主要用于有多个电路对同一信号进行拉低操作的场合，如果本电路不想拉低，就输出高电平，因为 OPEN-DRAIN 上面的管子被拿掉，高电平是靠外接的上拉电阻实现的。（而正常的 CMOS 输出级，如果出现一个输出为高另外一个为低时，等于电源短路。） 8.OPEN-DRAIN 提供了灵活的输出方式，但是也有其弱点，就是带来上升沿的延时。 因为上升沿是通过外接上拉无源电阻对负载充电，所以当电阻选择小时延时就小，但功耗大；反之延时大功耗小 。所以 如果对延时有要求，则建议用下降沿输出。 应用中需注意： 1. 开漏和开集的原理类似，在许多应用中我们利用开集电路代替开漏电路。 例 如，某输入Pin要求由开漏电路驱动。则我们常见的驱动方式是利用一个三极管组成开集电路来驱动它，即方便又节省成本。 如图3。 2. 上拉电阻R pull-up的阻值决定了逻辑电平转换的沿的速度。阻值越大，速度越低功耗越小。反之亦然。 Push-Pull输出就是一般所说的推挽输出，在CMOS电路里面应该较CMOS输出更合适，因为在CMOS里面的push－pull输出能力不可能做得双极那么大。输出能力看IC内部输出极N管P管的面积。和开漏输出相比，push－pull的高低电平由IC的电源低定，不能简单的做逻辑操作等。push－pull是现在CMOS电路里面用得最多的输出级设计方式。 当然open drain也不是没有代价，这就是输出的驱动能力很差。输出的驱动能力很差的说法不准确，驱动能力取决于IC中的末级晶体管功率。OD只是带来上升沿的延时，因为上升沿是通过外接上拉无源电阻对负载充电的 ，当电阻选择小时延时就小、但功耗大，反之延时大功耗小。OPEN DRAIN提供了灵活的输出方式，但也是有代价的，如果对延时有要求，建议用下降沿输出。 电阻小延时小的前提条件是电阻选择的原则应在末级晶体管功耗允许范围内 ，有经验的设计者在使用逻辑芯片时，不会选择1欧姆的电阻作为上拉电阻。 在脉冲的上升沿电源通过上拉无源电阻对负载充电，显然电阻越小上升时间越短，在脉冲的下降沿，除了负载通过有源晶体管放电外，电源也通过上拉电阻和导通的晶体管对地 形成通路，带来的问题是芯片的功耗和耗电问题。电阻影响上升沿，不影响下降沿。如果使用中不关心上升沿，上拉电阻就可选择尽可能的大点，以减少对地通路的 电流。如果对上升沿时间要求较高，电阻大小的选择应以芯片功耗为参考。 一. 什么是 OC 、 OD 集电极开路门 ( 集电极开路 OC 或源极开路 OD) open-drain 是漏极开路输出的意思，相当于集电极开路 (open-collector) 输出，即 ttl 中的集电极开路（ oc ）输出。一般用于线或、线与，也有的用于电流驱动。 open-drain 是对 mos 管而言， open-collector 是对双极型管而言，在用法上没啥区别。 二. 什么是线或逻辑与线与逻辑？ 线与逻辑 ， 即两个输出端（包括两个以上）直接互连就可以实现“AND”的逻辑功能 。 在总线传输等实际应用中需要多个门的输出端并联连接使用，而一般TTL门输出端并不能直接并接使用，否则这些门的输出管之间由于低阻抗形成很大的短路电流（灌电流），而烧坏器件。在硬件上，可用OC门或三态门（ST门）来实现。 用OC门实现线与，应同时在输出端口应加一个上拉电阻。 三态门（ST门）主要用在应用于多个门输出共享数据总线，为避免多个门输出同时占用数据总线，这些门的使能信号（EN）中只允许有一个为有效电平（如高电平），由于三态门的输出是推拉式的低阻输出，且不需接上拉（负载）电阻，所以开关速度比 OC门快，常用三态门作为输出缓冲器。 在一个结点 ( 线 ) 上 , 连接一个上拉电阻到电源 VCC 或 VDD 和 n 个 NPN 或 NMOS 晶体管的集电极 C 或漏极 D, 这些晶体管的发射极 E 或源极 S 都接到地线上 , 只要有一个晶体管饱和 , 这个结点 ( 线 ) 就被拉到地线电平上 . 因为这些晶体管的基极注入电流 (NPN) 或栅极加上高电平 (NMOS), 晶体管就会饱和 , 所以这些基极或栅极对这个结点 ( 线 ) 的关系是或非 NOR 逻辑 . 如果这个结点后面加一个反相器 , 就是或 OR 逻辑 . 注：个人理解：线与，接上拉电阻至电源。(~A)(~B)=~(A+B)，由公式较容易理解线与此概念的由来 ； 如果用下拉电阻和 PNP 或 PMOS 管就可以构成与非 NAND 逻辑 , 或用负逻辑关系转换与 / 或逻辑 . 注：线或，接下拉电阻至地。(~A)+(~B)=~(AB); 这些晶体管常常是一些逻辑电路的集电极开路 OC 或源极开路 OD 输出端 . 这种逻辑通常称为线与 / 线或逻辑 , 当你看到一些芯片的 OC 或 OD 输出端连在一起 , 而有一个上拉电阻时 , 这就是线或 / 线与了 , 但有时上拉电阻做在芯片的输入端内 . 顺便提示 如果不是 OC 或 OD 芯片的输出端是不可以连在一起的 , 总线 BUS 上的双向输出端连在一起是有管理的 , 同时只能有一个作输出 , 而其他是高阻态只能输入 . 三. 什么是推挽结构 一般是指两个三极管分别受两互补信号的控制 , 总是在一个三极管导通的时候另一个截止 . 要实现线与需要用 OC(open collector) 门电路 . 如果输出级的有两个三极管，始终处于一个导通、一个截止的状态，也就是两个三级管推挽相连，这样的电路结构称为推拉式电路或图腾柱（ Totem-pole ）输出电路 。 【图见书】 当输出低电平时，也就是下级负载门输入低电平时，输出端的电流将是下级门灌入 T4 ；当输出高电平时，也就是下级负载门输入高电平时，输出端的电流将是下级门从本级电源经 T3 、 D1 拉出。这样一来，输出高低电平时， T3 一路和 T4 一路将交替工作，从而减低了功耗，提高了每个管的承受能力。又由于不论走哪一路，管子导通电阻都很小，使 RC 常数很小，转变速度很快。因此，推拉式输出级既提高电路的负载能力，又提高开关速度。供你参考。 推挽电路 是两个参数相同的三极管或 MOSFET, 以推挽方式存在于电路中 , 各负责正负半周的波形放大任务 , 电路工作时，两只对称的功率开关管每次只有一个导通，所以导通损耗小效率高。 输出既可以向负载灌电流，也可以从负载抽取电流 推挽电路适用于低电压大电流的场合，广泛应用于功放电路和开关电源中。 它的优点是：结构简单，开关变压器磁芯利用率高，推挽电路工作时，两只对称的功率开关管每次只有一个导通，所以导通损耗小。 缺点是：变压器带有中心抽头，而且开关管的承受电压较高；由于变压器原边漏感的存在，功率开关管关断的瞬间，漏源极会产生较大的电压尖峰，另外输入电流的纹波较大，因而输入滤波器的体积较大。 ---------------------------------------------------------------- 一些基本概念 锁存器 ： 输出端的状态不会随输入端的状态变化而变化，只有在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号 。通常只有0和1两个值。 典型的逻辑电路是D触发器。 缓冲器 ： 多用在总线上，提高驱动能力、隔离前后级，缓冲器多半有三态输出功能。 三态缓冲器就是典型的线与逻辑器件，可允许多个器件挂在一条总线上，当然OC输出也可用在线与逻辑应用上。 建立时间和保持时间 　 图 1 建立时间（setup time） 是 指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器 ； 保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器 。如图 1 。 数据稳定传输必须满足建立和保持时间的要求，当然 在一些情况下， 建立时间和保持时间 的值可以为零。 PLD/FPGA开发软件 可以自动计算两个相关输入的建立和保持时间 （如图 2 ） 竞争、冒险、毛刺 竞争: 在 组合逻辑电路中，某个输入变量通过两条或两条以上的途径传到输出端，由于每条途径延迟时间不同，到达输出门的时间就有先有后，这种现象称为竞争 。 把不会产生错误输出的竞争的现象称为 非临界竞争 。把产生暂时性的或永久性错误输出的竞争现象称为 临界竞争 。 冒险： 是 指数字电路中某个瞬间出现了非预期信号的现象 。 “1”冒险是由一个变量的原变量和反变量同时加到与门输入端造成的 。 “0”冒险是由一个变量的原变量和反变量同时加到一个或门输入端造成的。 判别方法： 1代数法：逻辑函数表达式中，若某个变量同时以原变量和反变量两种形式出现，就具备了竞争条件。去掉其它变量，留下有竞争能力的变量 ，如果表达式为：F=A+/A,就会产生“0”冒险；F=A*/A，就会产生“1”冒险。 2卡诺图法: 只要在卡诺图中存在两个相切但不相交的圈（“0”冒险是1构成的圈，“1”冒险是0构成的圈），就会产生冒险。 消除方法： 1修改设计法: 1代数法，在产生冒险现象的逻辑表达式上，加上冗余项或乘上冗余因子；2卡诺图法，将卡诺图中相切的圈用一个多余的圈连接起来。 2选通法: 在电路中加入选通信号，在输出信号稳定后，选通允许输出，从而产生正确输出。 滤出法: 由于冒险脉冲是一个非常窄的脉冲，一二可以在输出端接一个几百微法的电容，，将其滤出掉。 组合 逻辑 电路的险象仅在 信号 状态改变的时刻出现毛刺，这种冒险是过渡性的，它不会使稳态值偏离正常值 ，但 在 时序 电路中，冒险是本质的，可导致电路的输出值永远偏离正常值或者发生振荡 。 　　 组合逻辑电路的冒险是过渡性冒险，从冒险的 波形 上，可分为静态冒险和动态冒险。 　　输入信号变化前后，输出的稳态值是一样的，但在输入信号变化时，输出信号产生了毛刺，这种冒险是静态冒险。若输出的稳态值为0，出现了正的尖脉冲毛刺，称为静态0险象。若输出稳态值为1，出现了负的尖脉冲毛刺，则称为静态1冒险。 　　输入信号变化前后，输出的稳态值不同，并在边沿处出现了毛刺，称为动态险象（冒险）。 　　从引起冒险的具体原因上，冒险可以分为函数冒险和逻辑冒险。函数冒险是逻辑函数本身固有的，当多个输入变量发生变化时，常常会发生逻辑冒险。避免函数冒险的最简单的方法是同一时刻只允许单个输入变量发生变化，或者采用取样的办法。 　　单个输入变量改变时，不会发生函数冒险，但电路设计不合适时，仍会出现逻辑冒险。 通过精心 设计 ，修改电路的结构，可以消除逻辑冒险。 PLD内部毛刺产生的原因 我们在使用分立元件设计数字系统时，由于PCB走线时，存在分布电感和电容，所以几纳秒的毛刺将被自然滤除，而在PLD内部决无分布电感和电容，所以在PLD/FPGA设计中，竞争和冒险问题将变的较为突出。

I got an email that raised an interesting question as follows: "Hi Max, I have a question regarding who was the first PLD manufacturer. A couple of us here at work were talking about that the other day. The other guy said that Altera's MAX PLDs were the first, but I remember the 16V8 part that I think came out before Altera's MAX parts, although I can't remember who first made it. Maybe you can settle the question!" Well, before we answer this, we first have to decide exactly what we mean by "PLD". Generally speaking, PLD stands for "Programmable Logic Device," by which we mean a silicon chip whose function can – one way or another – be configured (programmed) by the designer of the electronic system in which it will reside. As an additional qualification, I would tend to say that, in the case of a PLD, it's the chip's "physical function" that is configured; this is to distinguish a PLD from say a microprocessor or microcontroller whose function is "frozen in silicon" but that can still execute different software programs. PROMS The first of the simple PLDs were Programmable Read-Only Memories (PROMs) , which appeared on the scene in 1970. One way to visualize the manner in which these devices perform their magic is to consider them as consisting of a fixed array of AND functions driving a programmable array of OR functions. (You can see diagrams covering all of the concepts discussed here in my book Bebop to the Boolean Boogie – An Unconventional Guide to Electronics , which is an absolute bargain at only ~$29 from Amazon ). In addition to acting as memory devices, PROMs were also used for a variety of other purposes, such as look-up tables or as a means to replace larger blocks of combinatorial glue logic. When PROMs are employed to implement combinational logic, they are useful for equations requiring a large number of product terms, but they can only support relatively few inputs because every input combination is always decoded and used. This led engineers to start considering alternative architectures... PLAs In order to address the limitations imposed by the PROM architecture, the next step up the PLD evolutionary ladder was that of Programmable Logic Arrays (PLAs) , which first became available circa 1975. These were the most user-configurable of the simple PLDs, because both the AND and OR arrays were programmable . On the downside, signals take a relatively long time to pass through programmable links as opposed to their predefined counterparts (this effect was much more pronounced in the early devices with their humongous structures). Thus, the fact that both their AND and OR arrays were programmable meant that PLAs were significantly slower than PROMs. PALs and GALs Thus, in order to address the speed problems posed by PLAs, a new class of device called Programmable Array Logic (PAL) was introduced in the late 1970s. Conceptually, a PAL is almost the exact opposite to a PROM, because it has a programmable AND array and a predefined OR array. In 1983, Lattice Semiconductor Corporation introduced a suite of Generic Array Logic (GAL) devices, which provided sophisticated CMOS-based electrically erasable (E 2 ) variations on the PAL concept. The advantage of PALs and GALs (as compared to PLAs) is that they are faster because only one of their arrays is programmable. On the downside, PALs and GALs are more limited because they only allow a restricted number of product terms to be OR-ed together. CPLDs The tail end of the 1970s and the early 1980s began to see the emergence of more sophisticated PLD devices. In order to distinguish these little scamps from their less-sophisticated ancestors (which still find use to this day), these new devices were referred to as Complex PLDs (CPLDs) . Perhaps not surprisingly, it subsequently became common practice to refer to the original, less-pretentious versions as Simple PLDs (SPLDs) . Just to make life more confusing, some people understand the terms PLD and SPLD to be synonymous, while others regard PLD as being a superset that encompasses both SPLDs and CPLDs. More recently, the term PLD (Programmable Logic Device) has come to be understood to refer to SPLDs, CPLDs, and FPGAs as illustrated below:     Leading the fray were the inventors of the original PAL devices—the guys and gals at Monolithic Memories Inc. (MMI)—who introduced a component they called a MegaPAL. This was an 84-pin device that essentially comprised four standard PALs with some interconnect linking them together. Unfortunately, the MegaPAL consumed a disproportionate amount of power and it was generally perceived to offer little advantage compared to using four individual devices. The big leap forward occurred in 1984, when newly formed Altera Corporation (which was founded in 1983) introduced a CPLD based on a combination of CMOS and EPROM technologies. Using CMOS allowed Altera to achieve tremendous functional density and complexity while consuming relatively little power. And basing the programmability of these devices on EPROM cells made them ideal for use in development and prototyping environments. Having said this, Altera's claim to fame wasn't due only to the combination of CMOS and EPROM. When engineers started to grow SPLD architectures into larger devices like the MegaPAL, it was originally assumed that the central interconnect array (also known as the "programmable interconnect matrix") linking the individual SPLD blocks required 100% connectivity to the inputs and outputs associated with each block. The problem was that a 2X increase in the size of the SPLD blocks (equating to 2X the inputs and 2X the outputs) resulted in a 4X increase in the size of the interconnect array. In turn, this resulted in a huge decrease in speed coupled with higher power dissipation and component costs. Altera made the conceptual leap to using a central interconnect array with less than 100% connectivity. This increased the complexity of the software design tools, but it kept the speed, power, and cost of these devices scalable. What was the question? Sorry, I got a bit carried away there. The point is that in order to say who made the first PLD, we first have to decide what we mean by PLD. Personally I would say that the first PLD was a PROM, and that these were followed by PLAs, PALs, and GALs as discussed above. But who made the first PROM and who made the first PLA? I've done my part ... can anyone else provide more nitty-gritty details?