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Timing+AnalysisTimingAnalysis作者：袁荣盛关于高速信号的时序分析，主要针对两种最常见的同步时序系统：共同时钟同步系统与源同步系统。共同时钟同步原理及时序分析所谓共同时钟，就是在数据传输过程中，驱动端和接受端共享一个时钟，而这个时钟是由外部的一个器件提供，并且是同一个缓冲器输出的同相位时钟信号。如图1所示：图1：共同时钟拓扑结构OSC提供时钟输入，CLK_BUFFER则分兵分两路把时钟信号分别输出为CLK_A和CLK_B到驱动端和接收端，暂时不考虑时钟A和B在Buffer内部的Skew与在PCB板上由于走线长度不统一（当然也包括时钟信号接收端的负载不同）所造成的总的Skew，即我们认为时钟A和B在理想状态下同时到达了TRANS和RECEIVE。当CLK_B到达TRANS后，在第一个时钟的上升沿，TRANS会将数据Dt锁存到Qt等待输出，直到Qt输出电平达到有效参考电平Vmeas（通常是高电平的一半左右），这段时间我们就称之为驱动端数据信号的Tco。Qt输出数据信号，通过总线传输到RECEIVE的Dr，在CLK_A的第二个时钟上升沿到来之前把数据送至芯片组内部。不难看出，如果要使得系统正常工作，必须在一个时钟周期内让数据信号从驱动端发送到接收端，即理论上图1中的Qt到Dr的斜线通道的传输延时要小于一个时钟周期。如果传输延时大于一个时钟周期，则接收端的第二个CLK信号的上升沿到来时，正确的数据还在传输过程中，就会导致由于数据信号建立时间不足而导致错误的发生。这就是接收端的数据对建立时间的要求。上述分析得出结果就是数据信号要提前CLK_A的第二个上升沿到来，那么要提前多少呢？这就要满足接收端的setupt……