Timing+AnalysisTiming Analysis 作者：袁荣盛 关于高速信号的时序分析， 主要针对两种最常见的同步时序系统： 共同时钟同步系统与源同 步系统。 共同时钟同步原理及时序分析 所谓共同时钟，就是在数据传输过程中，驱动端和接受端共享一个时钟，而这个时钟是由外 部的一个器件提供，并且是同一个缓冲器输出的同相位时钟信号。如图 1 所示： 图 1：共同时钟拓扑结构 OSC 提供时钟输入， CLK_BUFFER 则分兵分两路把时钟信号分别输出为 CLK_A 和 CLK_B 到驱动 端和接收端， 暂时不考虑时钟 A 和 B 在 Buffer 内部的 Skew 与在 PCB 板上由于走线长度不统一 （当 然也包括时钟信号接收端的负载不同）所造成的总的 Skew，即我们认为时钟 A 和 B 在理想状态 下同时到达了 TRANS 和 RECEIVE。当 CLK_B 到达 TRANS 后，在第一个时钟的上升沿，TRANS 会将 数据 Dt 锁存到 Qt 等待输出，直到 Qt 输出电平达到有效参考电平 Vmeas（通常是高电平的一半 左右），这段时间我们就称之为驱动端数据信号的 Tco。 Qt 输出数据信号，通过总线传输到 RECEIVE 的 Dr，在 CLK_A 的第二个时钟上升沿到来之前 把数据送至芯片组内部。不难看出，如果要使得系统正常工作，必须在一个时钟周期内让数据信 号从驱动端发送到接收端， 即理论上图 1 中的 Qt 到 Dr 的斜线通道的传输延时要小于一个时钟周 期。如果传输延时大于一个时钟周期，则接收端的第二个 CLK 信号的上升沿到来时，正确的数据 还在传输过程中， 就会导致由于数据信号建立时间不足而导致错误的发生。 这就是接收端的数据 对建立时间的要求。 上述分析得出结果就是数据信号要提前 CLK_A 的第二个上升沿到来， 那么要提前多少呢？这 就要满足接收端的 setup t……