原创 PCB设计经验汇编 第三部分 工程设计经验汇编

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3.1 Protel软件在高频电路布线中的技巧

数字器件正朝着高速、低耗、小体积、高抗干扰性的方向发展，这一发展趋势对印刷电路板的设计提出了很多新要求。Protel软件在国内的应用已相当普遍，然而，不少设计者仅仅关注于Protel软件的"布通率"，对Protel软件为适应器件特性的变化所做的改进并未用于设计中，这不仅使得软件资源浪费较严重，更使得很多新器件的优异性能难以发挥。本文拟在简介高频电路布线一般要求的同时，以Protel软件为例来介绍一下高频电路布线时Protel软件能提供的一些特殊对策。 

1) 高频电路往往集成度较高，布线密度大，采用多层板既是布线所必须的，也是降低干扰的有效手段。 Protel能提供 16个铜线层和4个电源层，合理选择层数能大幅度降低印板尺寸，能充分利用中间层来设置屏蔽，能更好地实现就近接地，能有效地降低寄生电感，能有效缩短信号的传输长度，能大幅度地降低信号间的交叉干扰等等，所有这些都对高频电路的可靠工作有利。有资料显示，同种材料时，四层板要比双面板的噪声低20dB。但是，板层数越高，制造工艺越复杂，成本越高。

2) 2)高速电路器件管脚间的引线弯折越少越好。高频电路布线的引线最好采用全直线，需要转折，可用45度折线或圆弧转折，这种要求在低频电路中仅仅用于提高钢箔的固着强度，而在高频电路中，满足这一要求却可以减少高频信号对外的发射和相互间的耦合。用Protel布线时可在以下两处预先设置，一是在"Options"菜单的"Track Mode"子菜单中预约以 45／90 Line或 90 Arc／Line方式布线，二是在"Auto"菜单的"Setup Autorouter…"项所打开的Routing Passes"对话框中选定"Add Arcs"，以便自动布线结束时使转角圆弧化。

3) 高频电路器件管脚间的引线越短越好。Protel满足布线最短化的最有效手段是在自动市线前对个别重点的高速网络进行"布线"预约。首先，打开"Netlst"菜单的"Edit Net"子菜单，会出现一?quot;Change Net"对话框，把此对话框中的"OptimizeMethod（布线优化模式）"选为"Shortest（最短化）"Rp可。其次，从整体考虑，元件布局时用"Auto"中Placement Tools－Shove'和"Auto"中的"Density(密度检查)"来对比调整，使元件排列紧凑，并配合"Netlist"菜单中的"Length"功能和"Info"菜单中的Lengthof selection"功能，对所选定的需最短化的重点网络进行布线长度测量。

4) 高频电路器件管脚间的引线层间交替越少越好。所谓"引线的层间交替越少越好"是指元件连接过程中所用的过孔（Via）越少越好，据测，一个过孔可带来约0.5 pF的分布电容，减少过孔数能显著提高速度。Protel软件专门提供了这一功能，它在 Auto菜单的Setup Autorouter…"项所打开的Routing Passes"对话框中，有一个"Advanced"栏目，把其中的"Smoothing"设为接通即可。

5) 高频电路布线要注意信号线近距离平行走线所引入的"交叉干扰"，若无法避免平行分布，可在平行信号线的反面布置大面积"地"来大幅度减少干扰。同一层内的平行走线几乎无法避免，但是在相邻的两个层，走线的方向务必取为相互垂直，这在Protel中不难办到但却容易忽视。在"Auto"菜单的"Setup Autorouter…项所打开的Routing Lagers对话框中允许对每一层的走线方向进行预定，供预选的方向有三种?quot;Horizontal、Vertical和 No Prefer－ence"，不少用户习惯选用"No Preference（无特定取向）"，认为这样布通率高，但是，在高频电路布线中最好在相邻层分别取水平和竖直布线交替进行。同一层内的平行走线无法避免，但可以在印板反面大面积敷设地线来降低干扰（这是针对常用的双面板而言，多层板可利用中间的电源层来实现这一功能），Protel软件过去只提供了简单的"Fill"功能来应付这种需求，现在Windows下的Protel除此之外还在"Edit"菜单的"Place"选项中提供了更强大的放置"Polygon Plane"的功能，即：多边形栅格（条）铜箔面，如果在放置它时就把多边形取为整个印板的一个面，并把此栅格（条）与电路的GND网络连通，那么，该功能将能实现整块电路板的某一面的"铺铜"操作，经过"铺铜"的电路板除能提高刚才所讲的高频抗干扰能力外，还对散热、印板强度等有很大好处，另外，在电路板金属机箱上的固定处若加上镀锡栅条，不仅可以提高固定强度，保障接触良好，更可利用金属机箱构成合适的公共线。在软件菜单中打开此功能后可见到一个"Place Polygon Plane对话框，它会问你是否要把所放置的多边形栅格（条）与网络接通（connect net），若接通该项，退出对话框时将提示你给出欲接通的网络名，给定接通GND网络将能起到屏蔽层的作用。同时还会问你"铺铜"的图案是用水平条（horizonta）、竖直条（vertica）还是栅格（两者都选即可）。选用栅格将会有较好的屏蔽效果，同时，栅格网的尺寸（习惯称作为"目"）确定依据所要重点屏蔽的干扰频率而定。

6) 对特别重要的信号线或局部单元实施地线包围的措施。该措施在Protel软件中也能自动实现，它就是"Edit"菜单的"Place"下的"Outline Select－ed Items"，即：绘制所选对象的外轮廓线。利用此功能，可以自动地对所选定的重要信号线进行所谓的"包地"处理，当然，把此功能用于时钟等单元局部进行包地处理对高速系统也将非常有益。

7) 各类信号走线不能形成环路，地线也不能形成电流环路。Protel自动布线的走线原则除了前面所讲的最短化原则外，还有基于X方向、基于Y方向和菊花状（daisy）走线方式，采用菊花状走线能有效避免布线时形成环路。具体可打开'Netlist"菜单的"Edit Net"子菜单，出现一个"Change Net"对话框，把此对话框中的"Optimize Method（布线优化模式）"选为"Daisy Chain"即可。

8) 每个集成电路块的附近应设置一个高频退耦电容。由于Protel软件在自动放置元件时并不考虑退耦电容与被退耦的集成电路间的位置关系，任由软件放置，使两者相距太远，退耦效果大打折扣，这时必须用手工移动元件（" Edit"、" Move""component"）的办法事先干预两者位置，使之靠近。

9) 模拟地线、数字地线等接往公共地线时要用高频扼流环节。在实际装配高频扼流环节时用的往往是中心孔穿有导线的高频铁氧体磁珠，在电路原理图上对它一般不予表达，由此形成的网络表（netlist）就不包含这类元件，布线时就会因此而忽略它的存在。针对此现实，可在原理图中把它当作电感，在PCB元件库中单独为它定义一个元件封装，布线前把它手工移动到靠近公共地线汇合点的合适位置上。

3.2 《电子工程专辑》专家问答

Q:

请问就你个人观点而言：针对模拟电路（微波、高频、低频）、数字电路（微波、高频、低频）、模拟和数字混合电路（微波、高频、低频），目前PCB设计哪一种EDA工具有较好的性能价格比（含仿真）？可否分别说明。 

A:

限于本人应用的了解，无法深入地比较EDA工具的性能价格比，选择软件要按照所应用范畴来讲，我主张的原则是够用就好。

常规的电路设计，INNOVEDA 的 PADS 就非常不错，且有配合用的仿真软件，而这类设计往往占据了70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用Cadence的解决方案应该属于性能价格比较好的软件，当然Mentor的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的。

以上观点纯属个人观点！ 

Q:

当一个系统中既存在有RF小信号，又有高速时钟信号时，通常我们采用数/模分开布局，通过物理隔离、滤波等方式减少电磁干扰，但是这样对于小型化、高集成以及减小结构加工成本来说当然不利，而且效果仍然不一定满意，因为不管是数字接地还是模拟接地点，最后都会接到机壳地上去，从而使得干扰通过接地耦合到前端，这是我们非常头痛的问题，想请教专家这方面的措施。 

A:

既有RF小信号，又有高速时钟信号的情况较为复杂，干扰的原因需要做仔细的分析，并相应的尝试用不同的方法来解决。要按照具体的应用来看，可以尝试一下以下的方法。

0：存在RF小信号，高速时钟信号时，首先是要将电源的供应分开，不宜采用开关电源，可以选用线性电源。

1：选择RF小信号，高速时钟信号其中的一种信号，连接采用屏蔽电缆的方式，应该可以。

2：将数字的接地点与电源的地相连（要求电源的隔离度较好）,模拟接地点接到机壳地上。

3：尝试采用滤波的方式去除干扰。 

Q:

线路板设计如果考虑EMC，必定提高不少成本。请问如何尽可能的答道EMC要求，又不致带太大的成本压力？谢谢。 

A:

在实际应用中仅仅依靠印制板设计是无法从根本上解决问题的，但是我们可以通过印制板来改善它：

合理的器件布局，主要是感性的器件的放置，尽可能的短的布线连接，同时合理的接地分配，在可能的情况下将板上所有器件的 Chassis ground 用专门的一层连接在一起，设计专门的并与设备的外壳紧密相连的结合点。在选择器件时，应就低不就高，用慢不用快的原则。 

Q:

我希望PCB方面：

1.做PCB的自动布线。

2.（1）+热分析

3.（1）+时序分析

4.（1）+阻抗分析

5.（1）+（2）+（3）

6.（1）+（3）+（4）

7.（1）+（2）+（3）+（4）

我应当如何选择，才能得到最好的性价比。我希望PLD方面： VHDL编程--》仿真--》综合--》下载等步骤，我是分别用独立的工具好？还是用PLD芯片厂家提供的集成环境好？ 

A: 

目前的pcb设计软件中，热分析都不是强项，所以并不建议选用，其它的功能1.3.4可以选择PADS或Cadence性能价格比都不错。

PLD的设计的初学者可以采用PLD芯片厂家提供的集成环境，在做到百万门以上的设计时可以选用单点工具。

Q:

pcb设计中需要注意哪些问题？ 

A:

PCB设计时所要注意的问题随着应用产品的不同而不同。就象数字电路与仿真电路要注意的地方不尽相同那样。以下仅概略的几个要注意的原则。

1、PCB层叠的决定；包括电源层、地层、走线层的安排，各走线层的走线方向等。这些都会影响信号品质，甚至电磁辐射问题。

2、电源和地相关的走线与过孔(via)要尽量宽，尽量大。

3、不同特性电路的区域配置。良好的区域配置对走线的难易，甚至信号质量都有相当大的关系。

4、要配合生产工厂的制造工艺来设定DRC (Design Rule Check)及与测试相关的设计(如测试点)。

其它与电气相关所要注意的问题就与电路特性有绝对的关系，例如，即便都是数字电路，是否注意走线的特性阻抗就要视该电路的速度与走线长短而定。 

Q:

在高速PCB设计时我们使用的软件都只不过是对设置好的EMC、EMI规则进行检查，而设计者应该从那些方面去考虑EMC、EMI的规则呢怎样设置规则呢我使用的是CADENCE公司的软件。 

A:  

一般EMI/EMC设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面. 前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(<30MHz). 所以不能只注意高频而忽略低频的部分.

一个好的EMI/EMC设计必须一开始布局时就要考虑到器件的位置, PCB迭层的安排, 重要联机的走法, 器件的选择等, 如果这些没有事前有较佳的安排, 事后解决则会事倍功半, 增加成本. 例如时钟产生器的位置尽量不要靠近对外的连接器, 高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射, 器件所推的信号之斜率(slew rate)尽量小以减低高频成分, 选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声. 另外, 注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance尽量小)以减少辐射. 还可以用分割地层的方式以控制高频噪声的范围. 最后, 适当的选择PCB与外壳的接地点(chassis ground)。 

Q: 

线路板设计如果考虑EMC，必定提高不少成本。请问如何尽可能的答道EMC要求，又不致带太大的成本压力？谢谢。 

A: 

PCB板上会因EMC而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了ferrite bead、choke等抑制高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过EMC的要求。以下仅就PCB板的设计技巧提供几个降低电路产生的电磁辐射效应。

1、尽可能选用信号斜率(slew rate)较慢的器件，以降低信号所产生的高频成分。 

2、注意高频器件摆放的位置，不要太靠近对外的连接器。

3、注意高速信号的阻抗匹配，走线层及其回流电流路径(return current path)， 以减少高频的反射与辐射。

4、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。

5、对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassis ground。

6、可适当运用ground guard/shunt traces在一些特别高速的信号旁。但要注意guard/shunt traces对走线特性阻抗的影响。

7、电源层比地层内缩20H，H为电源层与地层之间的距离。

Q:

在高速PCB设计时为了防止反射就要考虑阻抗匹配，但由于PCB的加工工艺限制了阻抗的连续性而仿真又仿不到，在原理图的设计时怎样来考虑这个问题？另外关于IBIS模型，不知在那里能提供比较准确的IBIS模型库。我们从网上下载的库大多数都不太准确，很影响仿真的参考性。 

A:

在设计高速PCB电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系， 例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。

IBIS模型的准确性直接影响到仿真的结果。基本上IBIS可看成是实际芯片I/O buffer等效电路的电气特性资料，一般可由SPICE模型转换而得 (亦可采用测量， 但限制较多)，而SPICE的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其SPICE的资料是不同的，进而转换后的IBIS模型内之资料也会随之而异。也就是说，如果用了A厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的IBIS不准确， 只能不断要求该厂商改进才是根本解决之道。 

Q:

通常Protel比较流行，市面上的书也多。请介绍一下Protel,PowerPCB,orCAD等软件的优劣和适用场合。谢谢。 

A:

我没有太多使用这些软件的经验, 以下仅提供几个比较的方向：

1、使用者的接口是否容易操作；

2、推挤线的能力(此项关系到绕线引擎的强弱)；

3、铺铜箔编辑铜箔的难易；

4、走线规则设定是否符合设计要求；

5、机构图接口的种类；

6、零件库的创建、管理、调用等是否容易；

7、检验设计错误的能力是否完善；

Q:

首先谢谢专家对本人上一个问题的解答。这次想请教关于仿真的问题。关于RF电路的PCB仿真，特别是涉及到EMC方面的仿真，我们正在寻求合适的工具。目前在用的Agilent的ADS工具不少人觉得技术支持不够。 

A:

提供两个厂商给你参考：

1、APSim (www.apsimtech.com) 

2、Ansoft (www.ansoft.com)

Q:

（1）PROTEL98 中如何干预自动布线的走向？（2）PROTEL98 中PCB板上已经有手工布线，如何设置，在自动布线时才能不改变PCB板上已经布好的线条？ 

A:  

抱歉，我没有使用Protel的经验所以无法给你建议。 

Q:

当一块PCB板中有多个数/模功能块时，常规做法是要将数/模地分开，并分别在一点相连。这样，一块PCB板上的地将被分割成多块，而且如何相互连接也大成问题。但有人采用另外一种办法，即在确保数/模分开布局，且数/模信号走线相互不交叉的情况下，整个PCB板地不做分割，数/模地都连到这个地平面上，这样做有何道理，请专家指教。 

A: 

将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交叉， 模拟的信号依然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。另外，数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径(return current path)会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内。 

Q:

请问专家GSM手机PCB设计有什么要求和技巧? 

A:

手机PCB设计上的挑战在于两个地方：一是板面积小，二是有RF的电路。因为可用的板面积有限，而又有数个不同特性的电路区域，如RF电路、电源电路、 话音模拟电路、一般的数字电路等，它们都各有不同的设计需求。

1、首先必须将RF与非RF的电路在板子上做适当的区隔。因为RF的电源、地、及阻抗设计规范较严格。

2、因为板面积小，可能需要用盲埋孔(blind/buried via)以增加走线面积。

3、注意话音模拟电路的走线，不要被其它数字电路，RF电路等产生串扰现象。 除了拉大走线间距外，也可使用ground guard trace抑制串扰。

4、适当做地层的分割， 尤其模拟电路的地要特别注意，不要被其它电路的地噪声干扰。

5、注意各电路区域信号的回流电流路径(return current path)， 避免增加串扰的可能性。

Q:

向您请教一下关于DVB-S的噪声门限测试问题，请您就目前国内关于噪声门限的测试做一综述，感谢您的指点。 

A:  

抱歉，我没有DVB-S (Digital Video Broadcasting)相关的设计经验与资料可提供给你。 

Q:

最近听说一家以色列的公司Valor在国内试推PCB layout的solution,不知该公司产品如何？ 

A:

抱歉，我不适合在这场合评论其它竞争对手的产品。我认为任何EDA软件产品合不合用与要设计的产品的特性有关。例如，所设计的产品其走线密度是否很高，这可能对绕线引擎的推挤线功能有不同的需求。以下仅提供一些考虑的方向：

1.使用者的接口是否容易操作。

2.推挤线的能力(此项关系到绕线引擎的强弱)

3.铺铜箔编辑铜箔的难易

4.走线规则设定是否符合设计要求

5.机构图接口的种类。

6.零件库的创建、管理、调用等是否容易

7.检验设计错误的能力是否完善

Q:

请问，模拟电源处的滤波经常是用LC电路。但是，我发现有时LC比RC滤波效果差，请问这是为什么，滤波时选用电感，电容值的方法是什么？ 

A: 

LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。 因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC。但是，使用RC滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。

电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果LC的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。

电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL也会有影响。

另外，如果这LC是放在开关式电源(switching regulation power)的输出端时，还要注意此LC所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。 

Q:

对于lvds低压差分信号，原则上是布线等长、平行，但实际上较难实现，是否能提供一些经验？贵公司产品是否有试用版？ 

A:

差分信号布线时要求等长且平行的原因有下列几点：

1.平行的目的是要确保差分阻抗的完整性。平行间距不同的地方就等于是差分阻抗不连续。

2.等长的目的是想要确保时序(timing)的准确与对称性。因为差分信号的时序跟这两个信号交叉点(或相对电压差值)有关，如果不等长，则此交叉点不会出现在信号振幅(swing amplitude)的中间，也会造成相邻两个时间间隔(time interval)不对称，增加时序控制的难度。

3.不等长也会增加共模(common mode)信号的成分，影响信号完整性(signal integrity)。

Q:

在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速（>100MHz)高密度PCB设计中的技巧? 

A: 

在设计高速高密度PCB时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：

1.控制走线特性阻抗的连续与匹配。

2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。

3.选择适当的端接方式。

4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。

5.利用盲埋孔(blind/buried via)来增加走线面积。但是PCB板的制作成本会增加。

在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。

若对蔽公司的Expedition系列产品有兴趣，请电21-64159380，会有专人为您服务。 

Q:

现在有哪些PCB设计软件,如何用PROTEL99合理的设计符合自己要求的PCB.比如如何满足高频电路的要求,如何考虑电路满足抗干扰的要求? 谢谢!! 

A:  

我没有使用Protel的经验，以下仅就设计原理来讨论。

高频数字电路主要是考虑传输线效应对信号质量与时序(timing)的影响。如特性阻抗的连续与匹配，端接方式的选择，拓朴(topology)方式的选择，走线的长度与间距，时钟(或strobe)信号skew的控制等。

如果器件已经固定，一般抗干扰的方式是拉大间距或加ground guard traces

Q:

请问板子设计好，生产出来，DEBUG应从那几个方面着手。 

A:  

就数字电路而言，首先先依序确定三件事情：

1.确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。

2.确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。

3.确认reset信号是否达到规范要求。

这些都正常的话，芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与bus protocol来debug。 

Q:

请问适当选择PCB与外壳接地的点的原则是什么？另外，一般PCB LAYOUT工程师总是根据DESIGN GUIDE/LAYOUT GUIDELINE做，我想了解一般制定GUIDE的是硬件/系统工程师，还是资深PCB工程师？谁应该对板级系统的性能负主要责任。谢谢！ 

A:

与外壳接地点选择的原则是利用chassis ground提供低阻抗的路径给回流电流(returning current)及控制此回流电流的路径。例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassis ground做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。

谁应该负责制定guideline可能每个公司有不同的情况而有不同安排。Guideline的制定必须对整个系统、芯片、电路动作原理有充分的了解，才能制定出符合电气规范且可实现的guideline。所以，以我个人的观点，硬件系统工程师似乎较适合这个角色。当然，资深PCB工程师可以提供在实际实现时的经验，使得这guideline可以实现的更好。 

Q:

您能比较一下Candence/Innoveda/Mentor/Zuken公司各自的自动布线及SI仿真工具吗？有没有测试指标呢？ 

A:  

通常各公司自动布线引擎的算法多多少少都会有各自较喜欢的绕线模式，如果所测试的板子的绕线模式较符合某种算法，则那一个工具所表现的结果可能会较好，这也是为什么每家公司都有他们各自的数据来宣称他们的自动布线是最好的。所以，最好的测试方式就是用贵公司的设计在各家自动布线工具上来跑。测试的指针有绕线的完成率及所花的时间。

仿真工具最重要的是仿真引擎的精确度及对线路的模型与算法是否符合贵公司设计的需求。例如，如果所设计的时钟频率为400MHz，这时仿真工具能否提供正确的AC loss模型就很重要。其它可考虑使用者接口是否方便操作，是否有定制化(customization)的方法，利于batch run。 

Q:

我想请问一个问题:因觉机器布的不如意,调整起来反而费时。我一般是用的手工布线,现在搞的PCB板多半要用引脚密度较大的贴片封装芯片,而且带总线的(ABUS,DBUS,CBUS等),因工作频率较高,故引线要尽可能短.自然的就是很密的信号线匀布在小范围面积的板子上。我现感觉到花的时间较多的是调整这些密度大的信号线, 一是调整线间的距离,使之尽可能的均匀。因为在布线的过程中,一般的都时不时的要改线。每改一次都要重新均匀每一根已布好的线的间距。越是布到最后，这种情况越是多。 二是调整线的宽度,使之在一定宽度中尽可能的容下新増加的线。一般一条线上有很多弯曲,一个弯就是一段,手工调整只能一段一段地调整,调整起来也费时间。 我想如果在布线的过程中,能按我的思路先粗粗地手工拉线,完了以后, 软件能从这两个方面帮我自动地调整。或是即便已布完，如要改线，也是粗粗地改一下，然后让软件调整。甚至，到最后我觉的需要调整元件的封装，也就是说整片布线都需要调整，都让软件来干。那样就要快多了.我用的是Protel98。我知道这软件能做自动均匀调整元件封装的距离而不能自动调整线距和线宽。可能是其中的一些功能我还不会用,或是有其他什么办法,在此请教一下。 

A:

线宽和线距是影响走线密度其中两个重要的因素。一般在设计工作频率较高的板子时，布线之前需要先决定走线的特性阻抗。在PCB迭层固定的情况下，特性阻抗会决定出符合的线宽。而线距则和串扰(Crosstalk)大小有绝对的关系。最小可以接受的线距决定于串扰对信号时间延迟与信号完整性的影响是否能接受。这最小线距可由仿真软件做预仿真(pre-simulation)得到。也就是说，在布线之前，需要的线宽与最小线距应该已经决定好了，并且不能随意更动，因为会影响特性阻抗和串扰。这也是为什幺大部分的EDA布线软件在做自动布线或调整时不会去动线宽和最小线距。

如果这线宽和最小线距已经设定好在布线软件，则布线调整的方便与否就看软件绕线引擎的能力强弱而定。如果您对蔽公司Expedition有兴趣试看看我们的绕线引擎，请电21-64159380，会有专人为您服务。 

Q:

我公司打算采用柔性电路板设计来解决小型成像系统中信号传送和电路板互接的问题。请问刚柔板设计是否需要专用设计软件与规范？另外国内何处可以承接该类电路板加工？谢谢。 

A:

可以用一般设计PCB的软件来设计柔性电路板(Flexible Printed Circuit)。一样用Gerber格式给FPC厂商生产。由于制造的工艺和一般PCB不同，各个厂商会依据他们的制造能力会对最小线宽、最小线距、最小孔径(via)有其限制。除此之外，可在柔性电路板的转折处铺些铜皮加以补强。至于生产的厂商可上网”FPC”当关键词查询应该可以找到。 

Q:

能介绍一些国外的目前关于高速PCB设计水平、加工能力、加工水平、加工材质以及相关的技术书籍和资料吗？ 

A: 

现在高速数字电路的应用有通信网路和计算机等相关领域。在通信网路方面，PCB板的工作频率已达GHz上下，迭层数就我所知有到40层之多。计算机相关应用也因为芯片的进步，无论是一般的PC或服务器(Server)，板子上的最高工作频率也已经达到400MHz (如Rambus) 以上。因应这高速高密度走线需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工艺的需求也渐渐越来越多。 这些设计需求都有厂商可大量生产。

以下提供几本不错的技术书籍：

1.Howard W. Johnson，“High-Speed Digital Design – A Handbook of Black Magic”；

2.Stephen H. Hall，“High-Speed Digital System Design”；

3.Brian Yang，“Digital Signal Integrity”；

Q:

我觉得信号线特性阻抗的微带线和带状线模型都是要参考地平面的，现在我想问一下，如果信号线下面的铜皮都被掏空，没有参考的地平面，该如何计算顶层的信号线的特性阻抗？另外，我看一些资料写在消除信号线上噪声方面，电源平面也可以和地平面起相同的作用，是吗？ 

A:

没有参考平面时电场与磁场的互动关系与有参考平面时不同，而这互动关系会影响到特性阻抗的值。现在绝大部分特性阻抗的计算公式都是假设有参考平面的， 我还没看到这种无参考平面的特性阻抗公式。但是，可以用TDR (Time Domain Reflectometer)对实际的板子做量测来得到无参考平面的特性阻抗。

信号线上的噪声产生的原因是别的线上的信号所产生的电场和磁场的能量经由mutual inductance及mutual capacitance而传到被感染的信号线上。电源平面和地平面基本上都是金属平面，所以对电场磁场都有屏蔽效应(shielding effect)。 

Q:

我们设计的一款金属壳设备，电源接地良好（LN小于4V）电路接地端和机箱通过安装柱相连。但用户始终抱怨有麻电现象。请问你们交换机这类设备如何处理这个问题？把PCB的地和机箱的外壳隔离开来的做法是否现实可行？ 

A:

抱歉，我没有太多这类的设计经验可以跟你讨论。 

Q:

why the wien bridge can only be balanced at one frequency? even if the ratio of coupled resistors is varied 

A:

The operation principle of Wien bridge oscillator is positive feedback mechanism. The transfer function (or gain) of the Wien bridge oscillator (in Laplace transform) is Af(s)=A(s)/[1-A(s)B(s)], which A(s) is open loop gain of amplifier and B(s) is the gain of feedback network. To oscillate spontaneously, the Af(s) must approach to infinity which implies denominator is zero. That is, the product of A(s) and B(s) need to be equal to 1. Due to the frequency dependence of A(s)B(s), there is only one frequency can make the denominator to be zero. That is why the Wien bridge only balance at one frequency. The oscillation frequency is determined by the resistors and capacitors in the positive feedback path, f=1/[2πsqrt(R1C1R2C2)], where R1, C1, R2, C2 are the components in the positive feedback path. The components on negative feedback path are nothing to do with the oscillation frequency. The other intuitive insight to this concept of balancing at one frequency is to treat the network of positive feedback path as a frequency selector. There are a high-pass filter formed by a series capacitor with a grounded resistor and a low-pass filter formed by a series resistor with a grounded capacitor. The total effect is similar to a bandpass filter. There is a website to address this concept: http://www.interq.or.jp/japan/se-inoue/e_ckt18_2.htm#2 

Q:

一个系统往往分成若干个PCB，有电源、接口、主板等，各板之间的地线往往各有互连，导致形成许许多多的环路，产生诸如低频环路噪声，不知这个问题如何解决？ 

A:

各个PCB板子相互连接之间的信号或电源在动作时，例如A板子有电源或信号送到B板子，一定会有等量的电流从地层流回到A板子 (此为Kirchoff current law)。这地层上的电流会找阻抗最小的地方流回去。所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响。 

Q:

众所周知PCB板包括很多层，但其中某些层的含义我还不是很清楚。mechanical，keepoutlayer,topoverlay,bottomoverlay, toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer这些层不知道它们的确切含义。希望您指教。 

A:

在EDA软件的专门术语中，有很多不是有相同定义的。以下就字面上可能的意义来解释。

Mechnical: 一般多指板型机械加工尺寸标注层

Keepoutlayer: 定义不能走线、打穿孔(via)或摆零件的区域。这几个限制可以独立分开定义。

Topoverlay: 无法从字面得知其意义。多提供些讯息来进一步讨论。

Bottomoverlay: 无法从字面得知其意义。可多提供些讯息来进一步讨论。

Toppaste: 顶层需要露出铜皮上锡膏的部分。

Bottompaste: 底层需要露出铜皮上锡膏的部分。

Topsolder: 应指顶层阻焊层，避免在制造过程中或将来维修时可能不小心的短路 Bottomsolder: 应指底层阻焊层。

Drillguide: 可能是不同孔径大小，对应的符号，个数的一个表。

Drilldrawing: 指孔位图，各个不同的孔径会有一个对应的符号。

Multilayer: 应该没有单独这一层，能指多层板，针对单面板和双面板而言。

Q:

如何选择PCB板材?如何避免高速数据传输对周围模拟小信号的高频干扰,有没有一些设计的基本思路? 谢谢 

A:

选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较重要。例如，现在常用的FR-4材质，在几个GHz的频率时的介质损dielectric loss会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。

避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。 

Q:

在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗?添加测试点会不会影响高速信号的质量？ 

A:

一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。

至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。 

Q:

在高速板(如p4的主板)layour，为什么要求高速信号线(如cpu数据，地址信号线）要匹配? 如果不匹配会带来什么隐患？其匹配的长度范围（既信号线的时滞差）是由什么因素决定的，怎样计算？ 

A:

要求走线特性阻抗匹配的主要原因是要避免高速传输线效应(transmission line effect)所引起的反射(reflection)影响到信号完整性(signal integrity)和延迟时间(flight time)。也就是说如果不匹配，则信号会被反射影响其质量。

所有走线的长度范围都是根据时序(timing)的要求所订出来的。影响信号延迟时间的因素很多，走线长度只是其一。P4要求某些信号线长度要在某个范围就是根据该信号所用的传输模式(common clock或source synchronous)下算得的timing margin，分配一部份给走线长度的允许误差。 至于， 上述两种模式时序的计算， 限于时间与篇幅不方便在此详述， 请到下列网址http://developer.intel.com/design/Pentium4/guides 下载"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。 其中 "Methodology for Determining Topology and Routing Guideline"章节内有详述。 

Q:

首先感谢您回答我上次的问题。上回您说电源平面和地平面基本上都是金属平面，所以对电场磁场都有屏蔽效应，那我可以把电源平面上面的信号线使用微带线模型计算特性阻抗吗?电源和地平面之间的信号可以使用带状线模型计算吗？ 

A:

是的， 在计算特性阻抗时电源平面跟地平面都必须视为参考平面。 例如四层板: 顶层-电源层-地层-底层， 这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。 

Q:

在高速PCB设计中，信号层的空白区域可以敷铜，那么多个信号层的敷铜是都接地好呢，还是一半接地，一半接电源好呢？ 

A:

一般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线旁敷铜时要注意敷铜与信号线的距离， 因为所敷的铜会降低一点走线的特性阻抗。 也要注意不要影响到它层的特性阻抗， 例如在dual stripline的结构时。 

Q:

test coupon的设计有什么规范可以参照吗？如何根据板子的实际情况设计test coupon？有什么需要注意的问题？谢谢！ 

A:

test coupon是用来以TDR (Time Domain Reflectometer) 测量所生产的PCB板的特性阻抗是否满足设计需求。 一般要控制的阻抗有单根线和差分对两种情况。 所以， test coupon上的走线线宽和线距(有差分对时)要与所要控制的线一样。 最重要的是测量时接地点的位置。 为了减少接地引线(ground lead)的电感值， TDR探棒(probe)接地的地方通常非常接近量信号的地方(probe tip)， 所以， test coupon上量测信号的点跟接地点的距离和方式要符合所用的探棒。 以下提供两篇文章参考: 

1. http://developer.intel.com/design/chipsets/applnots/pcd_pres399.pdf

2. http://www.Polarinstruments.com/index.html (点选Application notes) 

Q:

为了最大限度的保证高速信号质量，我们都习惯于手工布线，但效率太低。使用自动布线器又无法监控关键信号的绕线方式，过孔数目、位置等。手工走完关键信号再自动布线又会降低自动布线的布通率，而且自动布线结果的调整意味着更多的布线工作量，如何平衡以上矛盾，利用优秀的布线器帮助完成高速信号的布线？ 

A:

现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。 各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。 例如, 是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式, 能否控制差分对的走线间距等。 这会影响到自动布线出来的走线方式是否能符合设计者的想法。 另外, 手动调整布线的难易也与绕线引擎的能力有绝对的关系。 例如, 走线的推挤能力, 过孔的推挤能力, 甚至走线对敷铜的推挤能力等等。 所以, 选择一个绕线引擎能力强的布线器, 才是解决之道。

如果您对蔽公司Expedition有兴趣试看看我们的绕线引擎, 请电21-64159380, 会有专人为您服务。 

Q:

一些系统中经常有A/D，问：要提高抗干扰性，除了模拟地和数字地分开只在电源一点连接，加粗地线和电源线外，希望专家给一些好的意见和建议！ 

A:

除了地要分开隔离外, 也要注意模拟电路部分的电源, 如果跟数字电路共享电源, 最好要加滤波线路。 另外, 数字信号和模拟信号不要有交错, 尤其不要跨过分割地的地方(moat)。 

Q:

在实际布线中，很多理论是相互冲突的；例如： 1。处理多个模/数地的接法：理论上是应该相互隔离的，但在实际的小型化、高密度布线中，由于空间的局限或者绝对的隔离会导致小信号模拟地走线过长，很难实现理论的接法。我的做法是：将模/数功能模块的地分割成一个完整的孤岛，该功能模块的模/数地都连接在这一个孤岛上。再通过沟道让孤岛和“大”地连接。不知这种做法是否正确？ 2。理论上晶振与CPU的连线应该尽量短，由于结构布局的原因，晶振与CPU的连线比较长、比较细，因此受到了干扰，工作不稳定，这时如何从布线解决这个问题？诸如此类的问题还有很多，尤其是高速PCB布线中考虑EMC、EMI问题，有很多冲突，很是头痛，请问如何解决这些冲突？多谢！ 

A:

1. 基本上, 将模/数地分割隔离是对的。 要注意的是信号走线尽量不要跨过有分割的地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大。

2. 晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足loop gain与phase的规范, 而这模拟信号的振荡规范很容易受到干扰, 即使加ground guard traces可能也无法完全隔离干扰。 而且离的太远, 地平面上的噪声也会影响正反馈振荡电路。 所以, 一定要将晶振和芯片的距离进可能靠近。

3. 确实高速布线与EMI的要求有很多冲突。 但基本原则是因EMI所加的电阻电容或ferrite bead, 不能造成信号的一些电气特性不符合规范。 所以, 最好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题, 如高速信号走内层。 最后才用电阻电容或ferrite bead的方式, 以降低对信号的伤害。 

Q:

在pcb上靠近平行走高速差分信号线对的时候，在阻抗匹配的情况下，由于两线的相互耦合，会带来很多好处。但是有观点认为这样会增大信号的衰减，影响传输距离。是不是这样，为什么？我在一些大公司的评估板上看到高速布线有的尽量靠近且平行，而有的却有意的使两线距离忽远忽近，我不懂那一种效果更好。我的信号1GHz以上，阻抗为50欧姆。在用软件计算时，差分线对也是以50欧姆来计算吗？还是以100欧姆来算？接收端差分线对之间可否加一匹配电阻？谢谢！ 

A:

会使高频信号能量衰减的原因一是导体本身的电阻特性(conductor loss), 包括集肤效应(skin effect), 另一是介电物质的dielectric loss。 这两种因子在电磁理论分析传输线效应(transmission line effect)时, 可看出他们对信号衰减的影响程度。 差分线的耦合是会影响各自的特性阻抗, 变的较小, 根据分压原理(voltage divider)这会使信号源送到线上的电压小一点。 至于, 因耦合而使信号衰减的理论分析我并没有看过, 所以我无法评论。

对差分对的布线方式应该要适当的靠近且平行。 所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。 需要平行也是因为要保持差分阻抗的一致性。 若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。

差分阻抗的计算是 2(Z11 - Z12), 其中, Z11是走线本身的特性阻抗, Z12是两条差分线间因为耦合而产生的阻抗, 与线距有关。 所以, 要设计差分阻抗为100欧姆时, 走线本身的特性阻抗一定要稍大于50欧姆。 至于要大多少, 可用仿真软件算出来。

接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。 这样信号品质会好些。

欢迎到www.mentor.com/icx里面有一些不错的技术资料。

Q:

在高速设计中，如何解决信号的完整性问题？差分布线方式是如何实现的？对于只有一个输出端的时钟信号线，如何实现差分布线？ 

A:

信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。

差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side实现的方式较多。

要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。

Q:

请问PCB在出厂时如何检查是否达到了设计工艺要求，你认为如果发现一块只焊上了FPGA的PCB板有问题，PCB板出问题的可能性大还是焊在上面的FPGA有问题的可能性大。 

A:

很多PCB厂家在PCB加工完成出厂前，都要经过加电的网络通断测试，以确保所有联线正确。同时，越来越多的厂家也采用x光测试，检查蚀刻或层压时的一些故障。

对于贴片加工后的成品板，一般采用ICT测试检查，这需要在PCB设计时添加ICT测试点。如果出现问题，也可以通过一种特殊的X光检查设备排除是否加工原因造成故障。 

Q:

微带线一般上层为导带，下面为接地层，请问：接地层的面积大小有规定吗，该如何计算？谢谢！ 

A:

对不起，什么是导带，截至和接地板？能否用简单的图示说明。

一般，用于高速数字电路中二维场传输线计算公式不能适用于微波传输线中。因为微波电路通常很简单，为单面或双面板，没有完整的参考平面，需要用三维场算法提取传输线参数。 

Q:

谢谢,不知道奥肯思能不能提供一些中文资料关于mentor软件的介绍和使用? 

A:

奥肯思AcconSys（北京）科技有限公司是由国际高科技投资公司在中国投资成立的高科技专业服务咨询公司。奥肯思科技有限公司在中国与Mentor Graphics公司紧密合作，专注于为中国的电子设计行业提供先进完善的EDA解决方案；同时，针对客户在电子设计中的不同需求提供专业的技术咨询、设计服务、培训服务。

当您有任何疑问或寻求更多的技术支持时，敬请垂询:

奥肯思(北京)科技有限公司

地址:北京市西城区南礼士路66号建威大厦712-713室

电话86)10-68058081 68058082 68058083

传真86)10-68058085

E-mail:support@acconsys.com。

web主页将在近期建成 

Q: 

有一个问题请教，在一块12层PCb板上，有三个电源层2.2v，3.3v,5v，将三个电源各作在一层，没有问题， 地线该如何处理，是与电源一一对应，还是使用一个层，另外两个地线层只不过作为结构层而已。 

A:

一般说来，三个电源分别做在三层，对信号质量比较好。因为不大可能出现信号跨平面层分割现象。跨分割是影响信号质量很关键的一个因素，而仿真软件一般都忽略了它。

对于电源层和地层，对高频信号来说都是等效的。在实际中，除了考虑信号质量外，电源平面耦合(利用相邻地平面降低电源平面交流阻抗)，层叠对称，都是需要考虑的因素。 

Q: 

请问Mentor的PCB设计软件对BGA、PGA、COB等封装是如何支持的。对差分线队的处理又如何？ 

A:

mentor的autoactive RE由收购得来的veribest发展而来，是业界第一个无网格，任意角度布线器。

众所周知，对于球栅阵列，COB器件，无网格，任意角度布线器是解决布通率的关键。

在最新的autoactive RE中，新增添了推挤过孔，铜箔，REROUTE等功能，使它应用更方便。另外，他支持高速布线，包括有时延要求信号布线和差分对布线。值得一提的是他的差分对布线，在定义好差分对属性后，两根差分对可以一起走线，严格保证差分对线宽，间距和长度差，遇到障碍可以自动分开，在换层时可以选择过孔方式。 

Q:

能简单介绍一下mentor的产品结构吗? 还有新版本什么时候发布? POWERPCB5.0是不是最后一个版本?以后它针对那些用户?有什么改变? 

A: 

Mentor Graphics的PCB工具有WG(原veribest)系列和Enterprise(boardstation)系列。

9月份，最新的WG2002和EN2002会发布。详细信息，请登录MENTOR网页。

请点击Mentor Graphics

至于收购INNOVEDA的POWERPCB的未来发展，现在还没有确定。 

Q:

谢谢李老师前面的回答我在看到新的WG软件中,没有标注这个选项功能,不知道是我没有发现的原因,还是就是没有. 原来VB98下microstation平台中它的标注功能很强的 

A:

WG2000中Annotation 选项:

(Expedition PCB) Setup -->Project Integration 

Q: 

在当今无线通信设备中，射频部分往往采用小型化的室外单元结构，因而体积结构收到很大限制，因而室外单元的射频部分，中频部分，乃至对室外单元进行监控的低频电路部分往往采用部署在同一PCB上，请问李宝龙先生，对这样的PCB在材质上有何要求，如何防止射频，中频乃至低频电路互相之间的干扰，mentor在这方面有无解决方案。 

A:

混合电路设计是一个很大的问题。很难有一个完美的解决方案。

一般射频电路在系统中都作为一个独立的单板进行布局布线，甚至会有专门的屏蔽腔体。而且射频电路一般为单面或双面板，电路较为简单，所有这些都是为了减少对射频电路分布参数的影响，提高射频系统的一致性。相对于一般的FR4材质，射频电路板倾向与采用高Q值的基材，这种材料的介电常数比较小，传输线分布电容较小，阻抗高，信号传输时延小。

在混合电路设计中，虽然射频，数字电路做在同一块PCB上，但一般都分成射频电路区和数字电路区，分别布局布线。之间用接地过孔带和屏蔽盒屏蔽。

Mentor的板级系统设计软件，除了基本的电路设计功能外，还有专门的RF设计模块。在RF原理图设计模块中，提供参数化的器件模型，并且提供和EESOFT等射频电路分析仿真工具的双向接口；在RF LAYOUT模块中，提供专门用于射频电路布局布线的图案编辑功能，也有和EESOFT等射频电路分析仿真工具的双向接口，对于分析仿真后的结果可以反标回原理图和PCB。同时，利用Mentor软件的设计管理功能，可以方便的实现设计复用，设计派生，和协同设计。大大加速混合电路设计进程。

手机板是典型的混合电路设计，很多大型手机设计制造商都利用Mentor加安杰伦的eesoft作为设计平台。 

Q: 

比如206M的CPU,100M以上的SDRAM等，在布局、布线中如何处理才能保证50M以上信号的稳定性？ 

A:

高速数字信号布线，关键是减小传输线对信号质量的影响。因此，100M以上的高速信号布局时要求信号走线尽量短。

数字电路中，高速信号是用信号上升延时间来界定的。而且，不同种类的信号（如TTL,GTL,LVTTL)，确保信号质量的方法不一样。有很多这方面的书和网址，建议先您浏览。 

Q: 

何谓差分布线 PCB仿真软件有哪些,它是如何进行LAYOUT仿真的在布高频信号线时,地线应如何出,如何走. 谢谢! 

A:

差分信号，有些也称差动信号，用两根完全一样，极性相反的信号传输一路数据，依靠两根信号电平差进行判决。为了保证两根信号完全一致，在布线时要保持并行，线宽、线间距保持不变。

仿真的种类很多，高速数字电路信号完整性分析仿真分析(SI)常用软件有icx,signalvision,hyperlynx,XTK,speectraquest等。有些也用Hspice。

高速数字电路中，为了提高信号质量，降低布线难度，一般采用多层板，分配专门的电源层，地层。 

Q: 

返在仪表设计中,铺铜时是完全铺为地,还是一面铺地,一面铺电源?多谢! 

A:

是数字电路、模拟电路、还是混合电路？仪表设计有什么具体要求？这个问题得视具体情况。 

Q: 

专家们好！有个安规问题想请教指导，FCC，LAB，EMC的具体含义是什么？应如何测试？为什么要使用这些安全标准测试？ 谢谢！ 

A:

FCC: federal communication commission 美国通信委员会

EMC: electro megnetic compatibility 电磁兼容

LAB: 含义很多，不好确定，你能否提供更详细的资料?

FCC是个标准组织，EMC是一个标准。国内也有相应的国标，如GB13837—1997、GB17625．1—1998和GB／T9383—1999。标准颁布都有相应的原因，标准和测试方法。 

Q: 

在数字和模拟并存的系统中，我看到过有2种处理方法，一个是数字地和模拟地分开，比如在地层，数字地是独立地一块，模拟地独立一块，单点用铜皮或FB磁珠连接，而电源不分开；另一种是模拟电源和数字电源分开用FB连接，而地是统一地地。请问李先生，这两种方法效果是否一样？ 

A:

应该说从原理上讲是一样的。因为电源和地对高频信号是等效的。

区分模拟和数字部分的目的是为了抗干扰，主要是数字电路对模拟电路的干扰。但是，分割可能造成信号回流路径不完整，影响数字信号的信号质量，影响系统EMC质量。因此，无论分割哪个平面，要看这样作，信号回流路径是否被增大，回流信号对正常工作信号干扰有多大。

现在也有一些混合设计，不分电源和地，在布局时，按照数字部分、模拟部分分开布局布线，避免出现跨区信号。 

Q:

专家，请问利用器件的IBIS模型能否对器件的逻辑功能进行仿真？如果不能，那么如何进行电路的板级和系统级仿真，谢谢！ 

A:

IBIS模型是行为级模型，不能用于功能仿真。功能仿真，需要用SPICE模型，或者其他结构级模型。 

Q:

请问MENTOR的PCB输出能直接提供PROTEL可以读的PCB输出么?现在好象只有光绘输出。 

A:

没有. 

Q:

专家，您好！现代高速PCB设计中，为了保证信号的完整性，常常需要对器件的输入或输出端进行端接。请问端接的方式有哪些？采用端接的方式是由什么因素决定的？有什么规则？希望专家对此能给予详细的答复或告知哪里可以找到解决这些问题的资料。谢谢！ 

A:

端接（terminal),也称匹配。一般按照匹配位置分有源端匹配和终端匹配。其中源端匹配一般为电阻串联匹配，终端匹配一般为并联匹配，方式比较多，有电阻上拉，电阻下拉，戴维南匹配，AC匹配，肖特基二极管匹配。匹配采用方式一般由BUFFER特性，拓普情况，电平种类和判决方式来决定，也要考虑信号占空比，系统功耗等。数字电路最关键的是时序问题，加匹配的目的是改善信号质量，在判决时刻得到可以确定的信号。对于电平有效信号，在保证建立、保持时间的前提下，信号质量稳定；对延有效信号，在保证信号延单调性前提下，信号变化延速度满足要求。Mentor　ICX产品教材中有关于匹配的一些资料。另外《High Speed Digital design a hand book of blackmagic》有一章专门对terminal的讲述，从电磁波原理上讲述匹配对信号完整性的作用，相信在阅读后，对匹配的理解会更加透彻。 

Q: 

您好纯数字电路、模拟电路或混合电路这样做会有何不同的结果？此仪表是用在电厂方面的，现在为混合电路。多谢！！ 

A:

抱歉，我没有仪表设计方面的经验。 

Q: 

我的PCB设计中位于多通道12_bitCCD模拟视频信号采样电路布局区域内的多个模拟多路器与模拟开关的CMOS驱动信号必须跨越多片ADC下的数字模拟分割，（在不同的位置用几个0欧姆电阻对数字模拟地短接）此时的信号端接方式：国外样板采用源端120R，负载端采用1个5K电阻对2或4个TTL兼容的COMS负载对地进行端接，这些走线宽6mil,长4inch左右，领近的敷铜层间距大概在5-8mil之间。这是否与120欧姆源匹配阻抗有出入，而且5K电阻的存在是否还会导致驱动电流的增加，加大数字对模拟部分的干扰,如果当多个receiver间距离较远如0.8inch时这个5K电阻的位置该如何调整，或是需要改变匹配方式。如果上述匹配方式正确，那么应该怎样计算并如何看待违反设计规则的跨越分割布线。 

A:

对跨分割信号，用0欧姆电阻对数字模拟地短接不如信号用平行地线包夹或使用旁路电容更好。源端采用120欧串阻很少见，这个驱动信号是电压驱动的数字信号吗？是不是有功率要求才作这种端接处理？如果实在是电压有效的数字信号，那需要仿真模型仿真来估算匹配的位置和大小。 

Q:   

如何对接插件进行SI分析？一般信号通过接插件好像有降低信号质量，但是其模型很难得到，请专家赐教。 

A:

在IBIS3.2规范中，有关于接插件模型的描述。一般使用EBD模型。如果是特殊板，如背板，需要SPICE模型。

我一般使用多板仿真软件（HYPERLYNX或IS_multiboard)，建立多板系统时，输入接插件的分布参数，一般从接插件手册中得到。当然这种方式会不够精确，但只要在可接受范围内即可。 

Q:

好像Mentor在对PI分析和过孔等问题几乎没有考虑，也就是说在分析的时候，仅仅从路的角度考虑了信号质量问题，而不是从路＋场的模式来考虑的。而Cadence的PI似乎分析的精度不敢恭维，而且没有Windows版本，而Sigrity和APsim还有Ansoft的相关模块似乎要更好，请专家赐教 

A:

对，绝大多数SI软件使用2D场提取传输线参数，这就决定了不能对过孔进行精确提取参数，一般厂家都用一个固定模型来代替。一些3D场提取工具，可以对过孔参数精确提取。我本人以为，对板级系统，如果过孔长度（一般是板厚），对于信号变化延速率可以忽略的话，厂家的等效是可以接受的。 

Q: 

现在很多高手都喜欢用场工具和SPice工具来解决SI和PI的问题，某些通信厂家已经开始采用时域分析以外的工具来解决这些问题（比如说从频域来分析信号和阻抗问题），请专家谈谈国际上进行信号完整性分析的方式和工具。 

A:

对不起，在这方面我也只是一个入门者，没有太多经验可以谈。 

Q: 

我只是一个入门者，请问你都学过什么课程才到达了你这个地步，我就学了模拟电路，数字电路，线性......我不知道还应该看一些什末书，你都上过什么专业，你认为电子开发将来会像那一方面发展呢？ 

A:

有一些硬件设计经验，对PCB加工工艺了解，加上使用EDA软件，我也只是一个入门者。谈不上对电子开发发展作评述。不过，前边提到的那本书《High Speed Digital Design a hand book of blackmagic》，倒是很有用。 

Q: 

请解释“信号回流路径”，谢谢！ 

A:

信号回流路径,即return current。高速数字信号在传输时，信号的流向是从驱动器沿PCB传输线到负载，再由负载沿着地或电源通过最短路径返回驱动器端。这个在地或电源上的返回信号就称信号回流路径。Dr.Johson在他的书中解释，高频信号传输，实际上是对传输线与直流层之间包夹的介质电容充电的过程。SI分析的就是这个围场的电磁特性，以及他们之间的耦合。 

Q: 

请问PCB板线宽与电流的计算方法 

A:

这个是关于PCB材料特性的参数，请向大型PCB制板厂咨询，相关的还有过孔孔径和电流关系。 

Q: 

在一个系统中，包含了dsp和pld，请问布线时要注意哪些问题呢？还可以用protel来布板吗，是否有其他的好的工具呢？谢谢！！ 

A:

看你的信号速率和布线长度的比值。如果信号在传输线上的时延和信号变化沿时间可比的话，就要考虑信号完整性问题。另外对于多个DSP，时钟，数据信号走线拓普也会影响信号质量和时序，需要关注。

至于工具，除了PROTEL，还有很多布线工具，如MENTOR的WG2000,EN2000系列和powerpcb，Cadence的allegro，zuken的cadstar,cr5000等，各有所长。 

Q:

请问李先生，在哪里才能得到您说的《High Speed Digital Design a hand book of blackmagic》这本书？ 

A:

好像国内还没有出售的，可以通过Dr.Johson的网站购买。 

Q: 

李先生，多谢您的回答。您能否谈一谈在您所熟知的其他领域中处理此类问题的方法呢？多谢！！ 

A:

一般铺铜有几个方面原因。

１，EMC.对于大面积的地或电源铺铜，会起到屏蔽作用，有些特殊地，如PGND起到防护作用。

２，PCB工艺要求。一般为了保证电镀效果，或者层压不变形，对于布线较少的PCB板层铺铜。

３，信号完整性要求，给高频数字信号一个完整的回流路径，并减少直流网络的布线。当然还有散热，特殊器件安装要求铺铜等等原因。 

Q:

我在做高速背板（14层）时发现，在未对芯片做自环测试时，竟然收到了来自本芯片的LVDS信号，若将该子板拔出则无此自环现象，在背板上 LVDS收与发处在相邻的两层，并未连接，请帮忙分析一下是耦合的原因吗？ 

A:

由于没看到实际情况，不好妄加断论。

首先，看看你的测试有没有问题，使用LVDS差分探头进行测试。

其次，你LVDS差分对布线有没有问题，单线阻抗，差分阻抗是否都满足要求。是否为紧耦合方式，终端有没有匹配。一般LVDS差分信号布成带状线（stripline),相邻层用平面层隔离。

第三，....

头绪实在太多，要不直接找我，一起讨论。我的email是baolongli@acconsys.com，可以联系我。 

Q: 

您好，我装上cadence14.0后，进入Concept-HDL设计。为什么找不到element库？ 

A:

对不起，不知道。请向cadence工程师咨询。 

Q: 

能否详细解释一下走线的拓扑架构？怎样调整走线的拓扑架构来提高信号的完整性。另外还想问一下，晶振的loop gain与phase规范指的是什么？怎样通过安排迭层来减少EMI问题？ 

A:

Topology,有的也叫routing order.对于多端口连接的网络的布线次序。这种网络信号方向比较复杂，因为对单向，双向信号，不同电平种类信号，拓朴影响都不一样，很难说哪种拓朴对信号质量有利。而且作前仿真时，采用何种拓朴对工程师要求很高，要求对电路原理，信号类型，甚至布线难度等都要了解。

晶振的loop gain与phase，我对这也不了解，很抱歉。

首先，EMI要从系统考虑，单凭PCB无法解决问题。

层叠对EMI来讲，我认为主要是提供信号最短回流路径，减小耦合面积，抑制差模干扰。另外地层与电源层紧耦合，适当比电源层外延，对抑制共模干扰有好处。 

Q:

27M,SDRAM时钟线（80M-90M)，这些时钟线二三次谐波刚好在VHF波段，从接收端高频窜入后干扰很大。除了缩短线长以外，还有那些好办法？ 

A:

测到的是二次谐波串扰还是三次谐波?

如果是三次谐波大，二次谐波小，可能因为信号占空比为50%，因为这种情况下，信号没有偶次谐波。这时需要修改一下信号占空比。

此外，对于如果是单向的时钟信号，一般采用源端串联匹配。这样可以抑制二次反射，但不会影响时钟沿速率。源端匹配值，可以采用下图公式得到。 

(图略）

Q:

我们一般知道，protel一般向下兼容，protel33的文件可用protel98、protel99打开，请问怎样把protel99的ddb文件用protel33打开。 

A:

对不起，对于PROTEL版本，我也不知道。 

Q:

对于全数字信号的PCB，板上有一个80MHz的钟源。除了采用丝网（接地）外，为了保证有足够的驱动能力，还应该采用什么样的电路进行保护。另外如果用单独的时钟信号板，一般采用什么样的接口，来保证时钟信号的传输受到的影响小。 

A:

１，什么是丝网（接地）？是不是铺网格铜？

２，确保时钟的驱动能力，不应该通过保护实现，一般采用时钟驱动芯片。一般担心时钟驱动能力，是因为多个时钟负载造成。采用时钟驱动芯片，将一个时钟信号变成几个，采用点到点的连接。选择驱动芯片，除了保证与负载基本匹配，信号沿满足要求（一般时钟为沿有效信号），在计算系统时序时，要算上时钟在驱动芯片内时延。

３，时钟信号越短，传输线效应越小。采用单独的时钟信号板，会增加信号布线长度。而且单板的接地供电也是问题。如果要长距离传输，建议采用差分信号。LVDS信号可以满足驱动能力要求，不过您的时钟不是太快，没有必要。

3.3 地线设计 

在电子设备中，接地是控制干扰的重要方法。如能将接地和屏蔽正确结合起来使用，可解决大部分干扰问题。电子设备中地线结构大致有系统地、机壳地（屏蔽地）、数字地（逻辑地）和模拟地等。在地线设计中应注意以下几点：

1.正确选择单点接地与多点接地

在低频电路中，信号的工作频率小于1MHz，它的布线和器件间的电感影响较小，而接地电路形成的环流对干扰影响较大，因而应采用一点接地。当信号工作频率大于10MHz时，地线阻抗变得很大，此时应尽量降低地线阻抗，应采用就近多点接地。当工作频率在1～10MHz时，如果采用一点接地，其地线长度不应超过波长的1/20，否则应采用多点接地法。

2.将数字电路与模拟电路分开

电路板上既有高速逻辑电路，又有线性电路，应使它们尽量分开，而两者的地线不要相混，分别与电源端地线相连。要尽量加大线性电路的接地面积。

3.尽量加粗接地线

若接地线很细，接地电位则随电流的变化而变化，致使电子设备的定时信号电平不稳，抗噪声性能变坏。因此应将接地线尽量加粗，使它能通过三倍于印制电路板的允许电流。如有可能，接地线的宽度应大于3mm。

4.将接地线构成闭环路

设计只由数字电路组成的印制电路板的地线系统时，将接地线做成闭环路可以明显的提高抗噪声能力。其原因在于：印制电路板上有很多集成电路元件，尤其遇有耗电多的元件时，因受接地线粗细的限制，会在地结上产生较大的电位差，引起抗噪声能力下降，若将接地结构成环路，则会缩小电位差值，提高电子设备的抗噪声能力。

3.4印制电路板的可靠性设计-去耦电容配置

在直流电源回路中，负载的变化会引起电源噪声。例如在数字电路中，当电路从一个状态转换为另一种状态时，就会在电源线上产生一个很大的尖峰电流，形成瞬变的噪声电压。配置去耦电容可以抑制因负载变化而产生的噪声，是印制电路板的可靠性设计的一种常规做法，配置原则如下： 

●电源输入端跨接一个10～100uF的电解电容器，如果印制电路板的位置允许，采用100uF以上的电解电容器的抗干扰效果会更好。

●为每个集成电路芯片配置一个0.01uF的陶瓷电容器。如遇到印制电路板空间小而装不下时，可每4～10个芯片配置一个1～10uF钽电解电容器，这种器件的高频阻抗特别小，在500kHz～20MHz范围内阻抗小于1Ω，而且漏电流很小（0.5uA以下）。

●对于噪声能力弱、关断时电流变化大的器件和ROM、RAM等存储型器件，应在芯片的电源线（Vcc）和地线（GND）间直接接入去耦电容。

●去耦电容的引线不能过长，特别是高频旁路电容不能带引线。

3.5 电容分类 

 现在各种规范或者DATASHEET中都对电容的类型、参数作出了指定，但是我对电容的类型不甚了解。例如，适用于高频滤波的陶瓷电容是否就是用得很普遍的无极性贴片电容？另外，钽电容和铝电解电容都是有极性的，用处也差不多，那么二者到底有何区别？

大虾赐教，最好能提供相关文档。谢谢！！ 

回复：电容 发布时间：2004-12-29 作者： 严扬 

一、电容的分类和作用

电容(Electric capacity)，由两个金属极，中间夹有绝缘材料（介质）构成。由于绝缘材料的不同，所构成的电容器的种类也有所不同：

按结构可分为：固定电容，可变电容，微调电容。

按介质材料可分为：气体介质电容，液体介质电容，无机固体介质电容，有机固体介质电容电解电容。

按极性分为：有极性电容和无极性电容。 我们最常见到的就是电解电容。

电容在电路中具有隔断直流电，通过交流电的作用，因此常用于级间耦合、滤波、去耦、旁路及信号调谐

二、电容的符号

电容的符号同样分为国内标表示法和国际电子符号表示法，但电容符号在国内和国际表示都差不多，唯一的区别就是在有极性电容上，国内的是一个空筐下面一根横线，而国际的就是普通电容加一个"＋"符号代表正极。

三、电容的单位

电阻的基本单位是：F （法），此外还有μF（微法）、pF（皮法），另外还有一个用的比较少的单位，那就是：nF（），由于电容 F 的容量非常大，所以我们看到的一般都是μF、nF、pF的单位，而不是F的单位。

他们之间的具体换算如下：

1F＝1000000μF

1μF=1000nF=1000000pF

五、电容的耐压 单位：V（伏特）

每一个电容都有它的耐压值，这是电容的重要参数之一。普通无极性电容的标称耐压值有：63V、100V、160V、250V、400V、600V、1000V等，有极性电容的耐压值相对要比无极性电容的耐压要低，一般的标称耐压值有：4V、6.3V、10V、16V、25V、35V、50V、63V、80V、100V、220V、400V等。

六、电容的种类

电容的种类有很多，可以从原理上分为：无极性可变电容、无极性固定电容、有极性电容等，从材料上可以分为：CBB电容（聚乙烯），涤纶电容、瓷片电容、云母电容、独石电容、电解电容、钽电容等。下表是各种电容的优缺点：

各种电容的优缺点 

七、电容的标称及识别方法 

1. 由于电容体积要比电阻大，所以一般都使用直接标称法。如果数字是0.001，那它代表的是0.001uF＝1nF，如果是10n，那么就是10nF，同样100p就是100pF。

2. 不标单位的直接表示法：用1~4位数字表示，容量单位为pF，如350为350pF，3为3pF，0.5为0.5pF

3. 色码表示法：沿电容引线方向，用不同的颜色表示不同的数字，第一，

二种环表示电容量，第三种颜色表示有效数字后零的个数（单位为pF）

颜色意义：黑=0、棕=1、红=2、橙=3、黄=4、绿=5、蓝=6、紫=7、灰=8、白=9。

电容的识别：看它上面的标称，一般有标出容量和正负极，也有用引脚长短来区别正负极长脚为正，短脚为负。 

好，电容的基础知识我们也基本上讲完了，您对电容了解了吗？

回复：电容分类 发布时间：2005-01-10 作者： 周健 

所谓的高频陶瓷电容就是贴片陶瓷电容，是无极性的，但是由于材质的原因陶瓷电容的容值不可能做的很高，钽电容的容值目前可以做到1500uf，但是它有极性，并且实际使用过程中要有降额处理 

回复：区别在哪里？ 发布时间：2005-01-12 作者： 去年夏天宁静的海 

我知道在电源附近会用钽电容，如果钽电容的高频性能好，是不是在信号耦合的地方也可以使用呢？ 

回复：我的意见 发布时间：2005-01-19 作者： 岷江山水 

我们用在高频旁路（去藕）的电容是MLCC电容,也就是多层层级陶瓷电容。主要是高频特性好，通过使用SIPCAP软件可以方真出其电容的限带频点。钽电容与铝电容比较如下:

电解电容的分类，传统的方法都是按阳极材质，比如说铝或者钽。所以，电解电容按阳极分，为以下几种： 

1．铝电解电容。不管是SMT贴片工艺的，还是直插式的，只要它们的阳极材质是铝，那么他们就都叫做铝电解电容。电容的封装方式和电容的品质本身并无直接联系，电容的性能只取决于具体型号。

2．钽电解电容。阳极由钽构成。目前很多钽电解电容都用贴片式安装，其外壳一般由树脂封装（采用同样封装的也可能是铝电解电容）。但是，钽电容的阴极也是电解质。 

以往传统的看法是钽电容性能比铝电容好，因为钽电容的介质为阳极氧化后生成的五氧化二钽，它的介电能力（通常用ε表示）比铝电容的三氧化二铝介质要高。因此在同样容量的情况下，钽电容的体积能比铝电容做得更小。（电解电容的电容量取决于介质的介电能力和体积，在容量一定的情况下，介电能力越高，体积就可以做得越小，反之，体积就需要做得越大）再加上钽的性质比较稳定，所以通常认为钽电容性能比铝电容好。 

但这种凭阳极判断电容性能的方法已经过时了，目前决定电解电容性能的关键并不在于阳极，而在于电解质，也就是阴极。因为不同的阴极和不同的阳极可以组合成不同种类的电解电容，其性能也大不相同。采用同一种阳极的电容由于电解质的不同，性能可以差距很大，总之阳极对于电容性能的影响远远小于阴极。 

阴极材料是电容的另一个极板，阴极也就是电容的电解质。电容的阴极目前基本有如下几种：

1．电解液。电解液是最传统的电解质，电解液是由GAMMA丁内酯有机溶剂加弱酸盐电容质经过加热得到的。我们所见到的普通意义上的铝电解电容的阴极，都是这种电解液。使用电解液做阴极有不少好处。首先在于液体与介质的接触面积较大，这样对提升电容量有帮助。其次是使用电解液制造的电解电容，最高能耐260度的高温，这样就可以通过波峰焊（波峰焊是SMT贴片安装的一道重要工序），同时耐压性也比较强。此外，使用电解液做阴极的电解电容，当介质被击穿的后，只要击穿电流不持续，那么电容能够自愈。但电解液也有其不足之处。首先是在高温环境下容易挥发、渗漏，对寿命和稳定性影响很大，在高温高压下电解液还有可能瞬间汽化，体积增大引起爆炸（就是我们常说的爆浆）；其次是电解液所采用的离子导电法其导电率很低，只有0.01S（电导率，欧姆的倒数）/CM，这造成电容的ESR值（等效串联电阻）特别高。

2. 二氧化锰。二氧化锰是钽电容所使用的阴极材料。二氧化锰是固体，传导方式为电子导电，导电率是电解液离子导电的十倍（0.1S/CM），所以ESR比电解液低。所以，传统上大家觉得钽电容比铝电容好得多，同时固体电解质也没有泄露的危险。此外二氧化锰的耐高温特性也比较好，能耐的瞬间温度在500度左右。二氧化锰的缺点在于在极性接反的情况下容易产生高温，在高温环境下释放出氧气，同时五氧化二钽介质层发生晶质变化，变脆产生裂缝，氧气沿着裂缝和钽粉混合发生爆炸。另外这种阴极材料的价格也比较贵。（和铝电解液电容相比，虽然都是爆炸，可原理却不一样，有多少人能注意到这点呢？） 

传统上认为钽电容比铝电容性能好 主要是由于钽加上二氧化锰阴极助威后才有明显好于铝电解液电容的表现。如果把铝电解液电容的阴极更换为二氧化锰， 那么它的性能其实也能提升不少。

ESR是衡量一个电容特性的主要参数之一。