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用户104914
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原创 modelsim 仿真锁相环，时序仿真没有输出

2012-10-29 15:53 1267 10 10 分类: FPGA/CPLD

同样的工程，在进行功能仿真的时候结果正确，在进行时序仿真的时候，没有输出结果。下面提示Note : PLL was reset。不知道是什么个意思

时序仿真
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