原创 ！忙！

最近这段时间，真的是忙坏了，

头都要大了，这几天一直在忙着我们这学期的

电子综合实验设计，我做的是“等精度测频”

这个实验说难不难，说容易不容易，我感觉题目还是不错的，

难在我这次是不用老师的试验台来做，我自己用我的一个

单片机试验板和FPGA的试验板来搭建，而且我是采用verilog语言来写，

这个在这门实验上，是史无前例的，以前的都是采用VHDL来编写的，

我主要是为了向学习verilog才采用它的，

连续调试、仿真了几个晚上，觉得原理和程序都没有问题，但是就是出不来

结果，着急、、、， 呵呵，学习的过程中还是遇到不少问题的，等我忙过

这段时间一起总结一下，发上来，有些初级的错误，也是典型的错误，

值得向我这样的初学者一起学习一下的。

好了，先写到这吧，今天，明天招新，没空写了，刚好歇一下，