原创 Utopia Level 1 设计 Verilog

/*Mon Oct 29 2007创建*/

/*==============================================================================
utopia_1_rx_tx_interface  level 1  only for one port
==============================================================================*/
module
utopia_1_rx_tx_interface  //level 1
(
//utopia  clk  <>
    input                 utopia_rx_clk       ,
    input                 utopia_tx_clk       ,
//receive utopia
    input       [15:0]    utopia_1_rx_data    ,//8 16 bits mode
    input                 utopia_1_rx_clav    ,
    output                utopia_1_rx_enb     ,
    input                 utopia_1_rx_rval    ,
    input                 utopia_1_rx_rsoc    ,
    input       [ 1:0]    utopia_1_rx_prty    ,
    input                 utopia_1_rx_ref_clk ,
   
//transmit utopia
    output      [15:0]    utopia_1_tx_data    ,//8 16 bits mode
    input                 utopia_1_tx_clav    ,
    output                utopia_1_tx_enb     ,
    input                 utopia_1_tx_tval    ,
    output                utopia_1_tx_tsoc    ,
    output      [ 1:0]    utopia_1_tx_prty    ,
    output                utopia_1_tx_ref_clk   
);
endmodule

(时间仓促，未完待续)

设计参考文献 af-phy-0017.000_Utopia_level1