原创 4/8/16/32/64位乘法器的设计

2010-9-3 10:42 5793 14 18 分类: FPGA/CPLD

4/8/16/32/64位乘法器的设计,单个时钟周期运算出结果。思路如下:


4位乘法器


a,b输入,y输出。使用case语句,对于输入a,y输出是b输入的16种可能。单个周期内可以输出结果。


8位乘法器


a,b输入,y输出。将a、b分成高4位和低4位,使用4位乘法器进行分别运算,然后进行相加。单个周期内可以输出结果。


16位乘法器


a,b输入,y输出。将a、b分成高8位和低8位,使用8位乘法器进行分别运算,然后进行相加。单个周期内可以输出结果。


32位乘法器


a,b输入,y输出。将a、b分成高16位和低16位,使用16位乘法器进行分别运算,然后进行相加。单个周期内可以输出结果。


64位乘法器


a,b输入,y输出。将a、b分成高32位和低32位,使用32位乘法器进行分别运算,然后进行相加。单个周期内可以输出结果。


以此类推,128位、256位乘法器也可以在单个周期内输出结果。


 


64位最大值乘法的仿真图:


4734c58e-0c67-4e32-9062-7eed8d9fadeb.jpg


VHDL版源代码:


文章评论4条评论)

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用户1829172 2015-2-25 16:31

特别好!

用户1701837 2013-7-5 20:15

很有帮助

用户434757 2012-12-14 09:04

还可以!

用户280048 2010-11-7 12:03

好。
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