原创 除法器的设计与仿真（Verilog&VHDL）

最近在做算法，要用到除法。本来想使用除法器的IP核，但发现Xilinx的除法器IP核是流水线的，如果是批量的数做除法，自然是很快，也很方便。而我的算法中需要将前一次的结果算出来之后，再到下一次运算里做除法。这样一来，IP核的优势在这里并不能体现出来了，而反变慢了，因为流水线的结果出来也需要一定的时钟延时，那还不如我自己写一个除法器了。

考虑到大家可能有用VHDL的，也有Verilog的，就写了两个版本的。

使用时，输入divider和dividend，并将oe置1。除法完成时，busy会被拉低。