原创 锁相环：PLL和DLL

锁相环(phase-locked loop):是指一种电路或者模块,它用于在通信的接收机中,其作用是对接收
到的信号进行处理,并从其中提取某个时钟的相位信息。或者说,对于接收到的信号,仿制一个时钟信号,使得这两个信号从某种角度来看是同步的（或者说,相干的）。

由于锁定情形下（即完成捕捉后）,该仿制的时钟信号相对于接收到的信号中的时钟信号具有一定的相差,所以很形象地称其为锁相器。

而一般情形下,这种锁相环的三个组成部分和相应的运作机理是：

1 鉴相器：用于判断锁相器所输出的时钟信号和接收信号中的时钟的相差的幅度;

2 可调相/调频的时钟发生器器：用于根据鉴相器所输出的信号来适当的调节锁相器内部的时钟输出信号的频率或者相位,使得锁相器完成上述的固定相差功能;

3 环路滤波器：用于对鉴相器的输出信号进行滤波和平滑,大多数情形下是一个低通滤波器,用于滤除由于数据的变化和其他不稳定因素对整个模块的影响。

从上可以看出,大致有如下框图：


  
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→─┤　鉴相器　├─→─┤环路滤波器├─→─┤受控时钟发生器 ├→┬─→
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可见,是一个负反馈环路结构,所以一般称为锁相环（PLL: Phase Locking Loop）

锁相环有很多种类,可以是数字的也可以是模拟的也可以是混合的,可以用于恢复载波，也可以用于恢复基带信号时钟。

有关锁相环环.

   锁相环通常分两种：DLL和PLL。DLL（DELAY LOCKED LOOP） PLL（PHASE LOCKED LOOP）

   PLL的特点

       1。 输出时钟有内部VCO自振产生，把输入参考时钟和反馈时钟的变化转换为电压信号间接地控制VCO的输出频率。

       2。 VCO输出频率有一定的范围，如果输入时钟频率超过这个频率，则锁相环不能锁定。

       3。 低通滤波可以过滤输入时钟的高频抖动，其输出时钟的抖动主要来自vco本身以及电源噪声，而不是输入时钟带入得抖动。

       4。 由于是模拟电路，所以对电源噪声敏感，在设计PCB的时候，一般需要单独的模拟地。

   DLL的特点

       1。时钟输出真实，及时地反映输入时钟，跟踪时钟输入迅速。

       2。能锁定的输入时钟频率范围较宽，但是由于延时电路的纵延时有限，所以不能锁定时钟频率过低的输入时钟。

       3。不能过过滤时钟源的抖动，会引入固有抖动，造成抖动积累。

       4。用数字电路实现，对电源噪声不敏感。