原创 嵌入式系统－eDRAM的应用与制程技术

前言：存储器嵌入芯片一直是相当有效的速度改进以及节省布线面积的手段，对于SoC设计来说，更是必经的路径。除了抗噪性强、可简化设计等以外，更有著降低耗电量与降低芯片接脚数等等优点，对于开发者而言，除了可以加速产品的推出，也可以进一步降低产品的开发成本。不过嵌入式存储器在容量上的不易提升，也造成了应用上的障碍。

　在整个系统架构中，外接存储器仍然是产品设计上的主流，由于外接式存储器在整体上的设计难度较低，如果有扩充存储器的需求，可以简单到只要置换更大容量的存储器颗粒、或并联／堆叠更多存储器颗粒即可达成，加上制程良率上较难掌握，这样的结果使得厂商抛下效能可能表现较好的嵌入式设计，改采传统的分离式设计。不过在高效能应用方面，嵌入式存储器能够发展，仍然非常广大。

■eDRAM存储器的优势

　1.更高的频宽及更致密的架构表现

　由于eDRAM是采用整合于芯片内部的设计，因此在初始设计上，可以采用宽度非常高的汇流排设计，由于是在芯片阶段就设计完成，因此不需要改变芯片封装后的接脚数或是PCB的布线规模。因此在后面的制造阶段就可以非常的省力。而在效能表现上，以256-bit宽度的汇流排设计的嵌入式存储器来看，时脉只要到达500MHz，即可达到128Gb/s的频宽表现，而且汇流排宽度的提升相较起独立存储器控制器而言，更是相对简易许多。

　独立存储器控制器或许在容量上可以取得优势，不过在存储器宽度的设计上却是限制重重，相较起内嵌式存储器，外接存储器在提升汇流排宽度的设计方法上，必须大幅扩大整个PCB布线的复杂度，连带会使得PCB的面积增加，而为了避免电子讯号遭到EMI干扰，PCB也必须往更多层发展，这些都将成为无法忽视的设计负担，且会严重影响到大量制造的效率以及成本分摊。若采用嵌入式存储器方案，初始芯片设计成本无可避免的会增加，制程难度也会因为芯片规模的增加而提高，连带的也会造成良率的下降。但就目前日新月异的半导体制程而言，这些都是可以解决的问题。

　2.更低的系统耗电

　由于使用外接式存储器，不论在额外的存储器控制电路、以及存储器布线所带来的阻抗、必备的附加电容元件等，都加大了驱动I/O所需要的电流，在这样的情况下，都会增加装置的耗电量，而为了平衡功耗的增加，时脉往往也会遭到限制，更进一步的影响到了装置本身的效能表现，利用eDRAM设计芯片，因为整个I/O都已经在芯片内部的电路、闸极阶段就已经完成，相对之下，不需要另外耗费电力来驱动外部装置，比起外接存储器的方式，除了更省电这项优点之外，也可以有效的提升时脉。

　eDRAM虽然要求更高的制程技术，不过由于eDRAM与1T-SRAM同样都是采用单一晶体管及单一电容（1T1C）所达成的技术，即使与传统嵌入式SRAM的6T架构相较起来，更少的晶体管与电容，代表著更低的维持功耗以及更小的晶体管尺寸，虽然SRAM本身可以维持住电荷，不像eDRAM仍需持续的消耗电流刷新来维持资料，理论上不需要额外的电压来维持动作，但是在晶体的部分，仍会受到制程及本身架构问题的影响，而有漏电的状况，这在eDRAM这方面是不会发生的。
■eDRAM的限制与解决方式

　1.制程复杂度的限制

　虽然相较起SRAM来说，eDRAM的容量限制要放宽不少，但是受限于晶粒大小与成本，及逻辑电路的复杂性，无法无限制的扩充。由于存储器的单元通常相当工整，在芯片中常占据完整的区块，且由于存储器资料流动有一定的方向，所需的互相连结较少。而在逻辑控制单元这方面，则是以近似随机的散布在芯片上，为了达到更高的指令传输效率，需要非常大量的导线来互相连接。而逻辑控制单元在制程方面，通常需要4层左右，其中约有2层为多晶矽，其余为金属层，而存储器单元则多为4层以上的多晶矽，在同一片晶圆上必须交错使用不同的制程，在技术层面上复杂度较高。

　而由于逻辑单元的设计常必须使用较宽的金属导线，以期减少组抗及延迟，且为了加快反应速度，会使用较薄的闸极，相对的在DRAM单元中，为了确保晶体管彼此能够紧凑，通常都会使用较窄的金属导线，并且使用较厚的闸极，达到减少漏电，进而降低充电刷新的频率，以求降低整体耗电量，并且增强晶格对电压以及电场的抵抗力，进而维持资料的完整性。

 

 

▲Xenos核心部分与eDRAM是采MCM封装方式。

 

　我们再次拿XBOX360中的XENOS绘图芯片为例，XENOS绘图芯片是由两颗晶粒所组成的，一个是绘图芯片本体，采用ATI的绘图技术核心，另一个则是NEC所提供的90nm制程10MB eDRAM，虽然号称是嵌入式DRAM，实际上却是分开的两个晶粒，采用MCM（多芯片模块）结合为单一的封装，虽然MCM原本的设计是将多种功能的芯片结合到单一的封装中，以求降低整个系统的复杂度，但是对于Xenos的设计来说，可就是针对另外一种状况了：如果改用纯内嵌的设计方式，那么Xenos绘图芯片可能会因制程难度过高，而造成难产的局面。等到后期半导体制程越发成熟，以及XBOX360市场稳定之后，便可将这10MB eDRAM移往Xenos芯片内部，除了可以降低封装成本，也可以更进一步缩小封装尺寸，有助于推出更精简／迷你的XBOX360。这是微软为了能在时限之内能够推出产品所做的妥协。

2.良率的突破

　普通单纯设计的芯片，在设计上都会尽量避免掉容易产生缺陷的方式，以求在制程阶段时，能够达到最高的产出。但是加入存储器内嵌的设计之后，就不能使用一般的CMOS制程规则，为了确保能有最大数量的切割后可用芯片，而需要导入更大胆的设计方式，比如说，为了提高芯片的良率，同常在晶体管上都会设计了规模不等的备援电路／单元，在制程中，考量在设计难度最高，最容易产生缺陷的单元上，同时设计2组／多组相同的处理单元或电路于芯片上，以求万一有一组处理单元有缺陷，整颗芯片仍可达到原始规格的合格范围内，而减少了被废弃的风险。这样的设计常可见于存储器以及处理器的制造，比如说1颗规格为2Gb的快闪存储器，其总记忆容量必定大于2Gb，而不会设定为刚好，这样可以避免在生产时的缺陷，造成2Gb的颗粒只剩下1.9Gb或更少的可使用容量，而必须被往下打到容量更低，利润也更低的容量层级。

　设计备援电路，会加大芯片的面积，连带造成成本的增加，但是比起无备援电路，而必须直接废弃缺陷芯片，但是芯片面积小，可切割出的成品较多，这两种状况的取舍就必须考量到产品应用的层面，高阶产品倾向于采用备援电路设计，低阶产品则尽量简化电路，缩小芯片面积，以量取胜。

　除了备援电路的设计以外，对于最后成品测试阶段，通常都会遇到程度不等的难题，因为SoC在设计上，通常都会整合不同的IP，而这些IP又不一定会有接脚可供连接测试，因此内建自我测试机制，也是在SoC设计上相当重要的一个环节。

　目前主流技术为可测性设计（DFT）以及内建自我测试（BIST）为主，由于DFT过多，将会影响效能，则少则会影响质量，而采用外接线路的BIST或是直接内建到芯片线路中，不同的方案的设计难度与实作要求，都是SoC在初始设计的阶段就必须要考虑的，因此针对SoC应用的eDRAM技术，免不了也要采纳DFT/BIST，并搭配备援线路的设计，当这些诊断线路侦测到缺陷单元，必须要能够将逻辑单元的处理自动映射到备援电路上，能够有效节省测试及后续处理的时间。由于DFT/BIST必须与CMOS逻辑作有效的结合，因此如何做最高效率的规划，除了提升良率，并避免成为高速逻辑单元的负担，就成为设计上的重点了。