原创 ASIC设计流程之逻辑综合

用硬件描述语言（Verilog或VHDL）设计电路，需要将语言描述转化为电路图描述，即用芯片制造商提供的基本电路单元（综合库）实现用硬件描述语言描述的（RTL级）电路的功能，这个过程就称为综合。逻辑综合的目的是决定电路门级结构、寻求时序与面积的平衡、寻求功耗与时序的平衡、增强电路的可测试性。

综合用的是Synopsys公司的Design Vision （Design Vision 是Design Compiler的

图形界面，该工具支持TCL命令）。在terminal窗口中输入Design Vision就可以进入Design Compiler图形界面窗口。

逻辑综合设计流程如图3所示。（图略）

(1)定义综合库（specify libraries）：

综合调用的华虹NEC的的0．35u m3．3v的综合库。首先需要定义Search－ path、target_1ibrary、综合库和设计文件的搜寻路径；target_l ibrary是指将RTL级的HDL描述映射到门级时所需的标准单元综合库，它包含了物理信息的单元模型；l ink_l ibrary是提供门级网表实例化的基本单元，也就是门级网表中实例化的元件或单元都来自l ink_l ibrary；symbol_l ibrary是工艺库元件图形的集合，显示电路时，用于标识器件、单元的符号库。

(2)读入RTL设计(read design)：

DC读入RTL设计有两种方式①read②analyze&elaborate，一般用analyze&elaborate组合命令来读入RTL设计。analyze&elaborate允许设计者在设计的GTECH建立之前，首先去分析设计的语法错误和进行HDL代码转换。

(3 )定义综合的环境约束(define design environment)：

环境约束主要包括设计的工艺参数(包括制造工艺、温度、电压)，I／0端口属性(包括负载、驱动能力、扇入扇出等)，统计wire-1oad模型。约束定义的好坏直接影响综合和优化的结果。

(4)定义设计约束(Set de—Sign constraints)：

设计约束包括设计规则约束和优化约束。设计规则约束是由工艺库中给出，在实际设计中必须依照工艺库给出的参数(如max—transition、max—fanout、ma x— capacitance)来设置。优化约束时问(如C1OCkS、C10ckskews、input delays、outputd e <?XML:NAMESPACE PREFIX = ST1 />1 a Y s)和面积(m a x i m u mar ea) 的约束， 这些设置更多的是依照经验来设定。

(5)选择编译策略(S e1 e ctcompi 1e strategy)：

可以选择两种方式(top— down和down— top)进行编译。top— down编译设计的所有的模块包括顶层模块和其子模块，这种方式比较适用于规模较小的设计。down— top方式是先分别编译各个底层模块，若全都通过则编译项层模块，这种方式比较适用于大规模的设计。图4为编译后的RISCCPU。

(6 )分析并解决设计问题(analYze and reso1e deSignProb1 ems)：

可以通过阅读综合后产生的面积、约束、时问等信息来分析并优化综合结果。

(7 )保存综合后的网表(gate一1evel— netlist)：