Madras Institute Of TechnolOgy
参赛队员：Karthikeyan K
U1agalandha Perumal D
Viswanathan B
指导教师：P.V.Ramakerishna
一、系统概述
1．设计目的
在无线市场，直至今同看来还没有IP核适合WCDMA使用。尽管现在有一些个别建立的模块可以作为独立的IP核，但迄今还没有一个成熟的WCDMA IP核。更进一步，当前大多数文献中所提出的设计方案并没有结合波束形成，而波束形成在多天线宽带通信系统中已经变得越来越重要。这个设计方案试图开发一个包含波束形成技术成熟的WCDMA接收机实验平台。它的目的是首先在重新配置的平台上面建立一个最小链接，这个链接可以随着已有的硬件资源以及各种设定的通信系统来成比例地增人或缩小。
2．应用范围
(1)这种方案的应用就是为评估WCDMA系统的接收机结构开发一个通用的试验平台。 (2)当今很多无线系统的超火规模集成电路包含复杂的硬件及软件结构，本文试图在这
种划分的基础上为比较评估系统结构提供一个平台。这篇文章尝试无论用硬件(FPGA中的门阵列)或用单一的Nios处理器都可以完全实现WCDMA接收机。
3．目标用户
(1)很多ASIC开发者希望在将系统结构置于定制硅上之前可以对其进行确认和测试，而这种实验平台正是应这种需要而生的。
(2)当缺少定制ASIC芯片时，这种方案可以被用于作为一个IP核置于FPGA芯片上。这种IP核也可以与已经存在的IP核，例如ALTERA的Turbo码IP核，配对形成更加强大
的WCDMAIP核。
4．WCDMA系统结构概述
一个典型的WCDMA接收机结构图如图l所示。
波束形成器(BEAMFC)RMER)：通过由波束搜索器提供的一组权值来将不同的天线联系在一起。
波束搜索器(BEAMSEARCHER)：接收由信道估计器发来的延时，然后计算波束形成器所需的权值以获得最大信号强度。
载波同步器(CARRIER SYNCHRONISATION)：信道估计器的I、Q两路输出，被用来存相邻符号周期间估计频率偏移以及估计相位偏移。
同相正交环：波束形成器的输出送往同相正交环进行I、Q两路信道分离。
编码解扩器／信道估计器(C0DE DESPREADER)：接收由同相正交器输出的I、O两路信号值，接着利用PN序列对其进行解扩，然后搜索最大信号的多径，汁算RAKE接收机以及波束搜索器所需的权值。
RAKE接收机：提供接收信号的最大比合并。
这个方案试图利用Nios软核处理器作为由很多FPGA中的逻辑门阵列组成的计算模块的控制处理器，来完成一个完整的WCDMA上行接收机。这种系统架构提供了一个可以支持任何DS CDMA系统的标准独立核心。这可以通过建立一个将高灵敏度RAKE接收机与像同步模块和解扩器这样的标准的特定模块联系在一起的Nios软核处理器来实现。
如果要了解Nios软核处理器，我们首先需要建立一个集成的软硬件协同设计环境。Nios能够被用来创建一个广泛应用的软件以控制硬件应用，虽然如今的设计工作仍然将它作为一个硬件资源分配器以及一个有限状态机控制器。将来，整个接收机结构可以压缩为一个或多个Nios处理器。
二、功能描述
当前的设计包含下列四个模块。
1．灵敏的信道估计器／编码解扩器
编码解扩器对输入信号进行解扩，然后将在指定时间内将相关的信号综合起来，这个指定时间称为相关时间或综合时间。这段时间决定RAKE的权值的更新频率。通过Nios主处理器，这种结构对于设定综合时问是有保证的。与设定综合时间类似，信道估计器的RAKE Finger数日也是可以设定的。当前，设计编码解扩器的第一部分可以在FPGA芯片中实现，剩余的部分例如峰值检测器、阀值检测器、锁相环检测器以及权值计算器可以通过Nios处理器来实现。
2．载波同步器
载波同步器包括一些用来估计频率偏移的FLL模块。环路滤波器被用来进行相位同步。它可以平均由连续环路引起的相位误差。环路滤波器的输出传给NCO，NC()通过Nios的在片上内存单元中的查找表产生正弦、余弦值。当环路滤波器以符号速率(15 k／s)T作时，Nios处理器完成载波同步。
3．灵敏的RAKE接收机
作为一个多径合成器，RAKE接收机在扩频系统中利用了路径之间的差异。信道估计器模块用来计算将要赋给RAKE接收机的权值。RAKE接收机通过很多Finger工作，这样就增加了我们设计的系统的适应性。RAKE接收机用最大比合并方法计算输入信号产生的数据。
4．波束形成器和波束搜索器
波束搜索器用来计算对应最大分量路径的权值，然后将这些权值送至波束形成器，波束形成器将波束对准最大分量对应的路径。
以下这些模块都是由Nios软核处理器实现的，在我们的系统结构中也将用到这些模块。
1)FSM(有限状态机控制器)
系统结构中的每一个模块都是通过主Nios处理器产生的控制信号进行初始化的。输出信号也是通过主处理器的初始化信号来定位的。每一个模块的灵敏度参数是通过主处理器设定的控制参数来设定的。
2)硬件资源分配器
任何一个设计的接收机结构都可以用如前所述的基本模块来组合起来。Nios处理器用来在不同的结构中配置这些基本模块，配置选项视不同用户而定。例如：一个基本建立模块如相关器)既可以被用来作为一个导航相关器，也可以作为一个数据相关器，Nios处理器按照用户的需要来决定执行上述哪一个操作选项。
3）NCO
正弦和余弦值的查找表存储于Nios的片上内存单元中。
4)峰值搜索器和权值计算
峰值搜索器计算信道估计器中匹配滤波器输出的最大幅值。从已计算好的数据中，Nios处理器可以找到最大信号强度所对应的多径，这里的多径数是由用户指定的，然后计算将要输入RAKE接收机以及波束搜索器的权值和延时。
5)环路滤波器
环路滤波器模块为了准确地跟踪相位，需要精确的乘法操作。因为Nios嵌入了浮点乘法操作，我们可以更好地利用这一特性。
三、性能参数
结构设计的最终目的是用Nios处理器实现软件无线电操作，主要目的是为了埘FPGA
和Nios中的所有独立模块检验其功能并验证其性能。在这个过程中，我们已经检验了电阻晶体管逻辑设计，对Nios中的一些模块进行了测试。
四、设计结构
设计模块的结构图如图2所示。
五、设计描述
以下几个组成部分用QuartusII中的可编程片上系统编制器加入到我们的设计中来。这
些组成部分以及它们的功能解释如下：
(1)通用异步收发器。通用异步收发器用来实现用户与主Nios控制器间的通信。它被配置为一个主Nios处理器的从属端口，用户通过通用异步收发器为系统制定如下参数：
RAKE接收机的Finger数；
相关时间；
信道估计器的通道数。
(2)Nios处理器(32位)——主控Nios。Nios处理器(主控)从通用异步收发器接收用户的控制数据，然后用基本模块配置RAKE接收机的结构，这是通过将控制信号送至Nios处理器(主控)的从属端口的转换矩阼中实现的。这种通信建立在应用Avalon总线的基础上，而且它还接收累加器的多径联合输出。这个存储器也是Nios SDK单元中的一个从属端口以及显示器。这个Nios处理器也接收信道估计器输出的权和延时，然后输入RAKE接收机。
(3)Nios处理器(32位)——信道估计器Nios。这个处理器包含一个主端口以及一个从属端口。它是Nios主控处理器的从属设备，但也是信道估计器的主控。Nios主控处理器传送如下信息到从属端口：
相关时间：
信道估汁器的通道数。
从Nios主控处理器接收到所需信息后，信道估计器Nios为从属端口的用户定义的转换矩阵配置信道估计的通道数。它将从复匹配滤波器的累加器的输出以相关时间进行采样，计算其幅值并且搜索峰值及其对应的延时，通过峰值计算权值并送至Nios主控处理器。峰值将输入用户逻辑载波同步器，计算出的延时输入Nios主控处理器，然后从Nios主控处理器送至波束搜索器和RAKE接收机。
(4)Nios处理器(32位)——分离I、Q通道Nlos处理器。这片Nios处理器从片上存储单元获得正弦和余弦值，这依赖于载波同步器中NCO的输出。前述的NCO模块，环路滤波器已经通过使用输出反馈给NCO的Nios实现了。正弦和余弦值用来分离I、O两个通道，这样就可以建立用户所定义的同相正交环模块。这些I、Q通道值反馈到信道估计器的通道中(转换矩阵)。
(5)用户定义的逻辑和接口。一些基本的模块，如相关器、累加器和复乘法器，都作为用户在系统模块中定义的逻辑包含于设计系统中。除了这些模块，为不同目的用来配置系统资源的转换矩阵也是用户定义的逻辑。用户定义的所有的逻辑都是相应Nios处理器的从属端口。主片同从属端口之间的通信由Avalon总线来实现。每一个从属端口包含如下信号：
读取数据、读取信号；
地址信号；
写数据、写信号；
中断和其他信号。
每一个从属端口将分配到一个基本地址，这样每一个主端口就都可以访问它们了。一个从属端口可以通过中断信号对通信进行初始化，一个主控也可以通过给从属端口发送端口地址对通信进行初始化。
(6)也包括闪存和静态存储器。
六、结构特点
1．可重构性
当Nios主处理器从通用异步收发器接收到输入信号后，Nios主处理器重新配置用户模块；因此，我们可以定义这种特性，使用设计模块作为测试平台。如果没有Nios处理器，那么对系统结构进行配置将是非常复杂的。
2．操作并行性
上述三个Nios处理器都是并行工作的，并且是独立的，因此我们设计的结构其性能十分出色。每一个Nios处理器分配一个独立的任务，并发进行处理。
3．多主控结构
在我们的设计中不止一个主控作为从属端口，为了方便，我们利用了Nios的多主控能力。在给定设计结构中，硬件资源在不同的组合中被共享，不同的Nios处理器被设定为特定的模块。多主控结构在我们的设计中是十分必要的。
所有上述组成部分用可编程片上系统编制器进行配置。通过电阻晶体管逻辑配置所有上述组成部分是非常困难的，而可编程片上系统编制器在完成设计系统的过程中非常有帮助。
七、总结
最主要的设计经验足一个完整的WCDMA结构可在FPGA中实现。这对全世界的学生来说，无论是为了学习3G还是可编程片卜系统概念，都是非常有帮助的。ALTERA FPGA中二元性的存在(硬件和软件)对于完成给定系统结构的设计是非常有帮助的。WCDMA是一种巧妙的算法，而Nios则是一种巧妙的工具，本文试图为广大技术人员提供一个完整的CDMA IP核。
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