原创 45nm设计需要高效的底层规划

随着产业向45nm工艺节点的转移，更多的芯片设计将成为焊盘受限的设计，I/O布局和排序的效率也将直接影响裸片的尺寸。虽然这种技术危机迫在眉睫，但目前大多数45nm的问题都集中在芯片的IP内核面积上，因为这是实现45nm技术的主要部分。但这些新内核必须适应更高电压、更大尺寸和标准接口依然占据主导的环境。

向45nm内核的迁移使优化的I/O规划和布局将越来越重要。这些挑战带来的问题是：谁应该负责芯片的I/O规划以及考虑封装和系统的其余部分？

与IP内核的内部工作机理不同的是，I/O不会缩小到采用45nm技术，原因有几个。虽然新的45nm内核尺寸较小，因而可以工作在较低的电压，但I/O必须连接系统中不是45nm设计但仍必须处理较高电压的其它器件。例如，如果其它芯片工作在1.8V，那么新的45nm设计中的I/O也必须工作在1.8V，即使内核可能工作在1.0V或1.2V。

I/O必须具有足够的鲁棒性，以便在较高的开关电压下不会牺牲性能。目前在用的大多数I/O是由第三方供应商开发的，不一定非要由设计45nm内核的公司开发。而这些IP提供商一般都不擅长采用最先进的工艺节点，因此新库的发布非常落后。

另外，I/O的设计和表征需要花费大量时间和精力。雪上加霜的是，许多公司不希望是第一家使用下一代I/O的公司，因为这些单元还没有经过完全成熟的测试。

最后是串行/解串器(serdes)收发器。它在芯片中主要用于完成串并数据的转换，是一种内含模拟电路的独立宏单元。与其它I/O相比，serdes的尺寸相当巨大，它们的尺寸对I/O规划和布局有很大的影响。其它电路和I/O必须有效地布局于serdes模块周围。

高速serdes网络要求特殊布局才能使器件更好地适配进系统的其余部分，因此在布局serdes块时要考虑系统要求。这种以系统或PCB为主导的流程是成功实现高速网络的关键要素。

为了应对这些挑战，差分线对—用于差分信号电路并具有特殊特性的一对导线—被越来越广泛地使用。为了确保获得封装和电路板上的布线正确，差分电路需要特殊的I/O布局和规划。因此结论非常明确，支持系统级I/O规划的方法论是45nm设计实现所必需的。

向45nm迁移的设计类型

共有三种类型的设计正在向45nm设计迁移，它们分别是为了降低成本的设计、全新的设计以及为了满足设计师特定挑战的下一代设计。

缩小内核和裸片尺寸有助于降低成本，但焊盘将受到限制。I/O也会限制可能发生的裸片面积减小效果。因此，为了充分利用新技术的优势，I/O规划需要重新设计以提高效率。

在针对成本降低所做的大多数技术迁移中，封装或电路板是不变的。这意味着新的I/O规化必须重复利用现有的封装输出球(ball-out)以及现有的内核要求。成功地复用已有封装或电路板的唯一方法是同时满足双方的约束要求。成功的实现可最高效地利用裸片面积，同时满足复用要求。

图1：系统级规划提供对互连的浏览。早期的I/O和封装规划有助于分析从芯片I/O缓存到PCB的连接。

在新的设计中，主要目标不是节省成本，而是增加功能。此时原始内核尺寸会被缩小，电路会增加，而更多的电路将带来更多的I/O。另外，在封装或电路板侧也许仍有复用单元。设计师面对的挑战是既要实现新的电路，还要满足任何复用约束。这些约束可能是预先定义的serdes布局、差分对的输出球或已有的模拟电路。因此新技术必须在现有电路和约束条件下建立新的I/O规划。

下一代45nm设计问题并非无足轻重。在较低的电压条件下，电源/地I/O规划比以往任何时候都更重要。电路更容易受交叉耦合的影响。如果芯片和封装没有被规划在一起而成为单一电路，那么封装带来的交叉耦合将严重影响芯片的性能。当封装上的布线通过芯片底部时就会发生这种现象。但完全禁止在倒装芯片裸片下布线是不切实际的，反而会增加封装成本。因此需要重申的是，这些因素必须从设计一开始就加以考虑，从而从根本上避免问题的发生。更高密度的裸片意味着更多的I/O，也就意味着更多的封装球和更高密度的PCB布线。因此必须坚持以电路板为主导的I/O规划方针，从而控制成本，实现最优性能。

有封装意识的芯片设计方法

向45nm迁移的设计师不一定非要是封装专家，但他们需要能提供封装指导的设计工具。能够被人接受的一种情形是实现被称为有封装意识的芯片设计这种新兴的芯片设计方法。就像底层规划是系统级芯片设计的重要组成部分那样，具有封装意识的I/O规划作为整个系统设计流程的一部分，有助于满足成本/性能和上市时间压力。I/O规划通过优化I/O和焊球布局来使裸片尺寸最小化。早期的I/O和封装规划可以帮助芯片设计师分析从芯片的I/O缓存到PCB的互连。

采用这种新方法后，I/O规划就可以在设计流程的早期阶段完成，即在原型阶段和底层规划之前，而这时的修改也更容易实现。折衷可以在不影响芯片性能、同时可以建立可布线I/O规划以满足成本目标的条件下进行。

通过在设计周期的早期引入自动I/O规划，信号完整性、电源完整性、物理实现和低成本等方面的I/O性能可以得到显著提升。设计师可以优化I/O布局以缩小裸片尺寸，或完整地利用裸片面积。他们可以利用最不昂贵的封装技术确保满足性能目标，同时精确估计负载状态以确定驱动器能力要求。也许最有用的是，设计师可以在设计环境中直接管理芯片和封装连接，而不需要额外再通过电子表格的方式。

对封装工程师来说，他们能够使用这些信息建立初始封装版图。而作为该技术一部分的I/O封装则将芯片和封装的典型顺序设计改变为并行设计，从而实现了可以避免多次反复的“一次通过式”设计流程。

图2：统一的数据模型有助于推进优化过程。各设计单元是经由OpenAccess数据库的综合流程的一部分。

该技术的基础是单个统一的数据模型，它支持芯片和封装作为单个用户接口中的有效元件。该模型可以用作“黄金”芯片和封装互连矩阵的智囊库，在这里可以管理芯片和封装的连接。它的功能包括芯片和封装的折衷开发，并提供具有详细电气和物理约束的反馈参数。该数据模型利用工业标准的OpenAccess数据库将所有设计单元带入综合流程，从而推动了优化过程。

具有封装意识的芯片设计方法包含有I/O综合、布局和布线等功能。I/O综合可以建立具有高性价比封装选项的最优I/O规划，并能满足物理和电气约束。还可以建立随设计校正的I/O环，以满足包含信号/电源/地(SPG)要求、封装设计规划、内核底层规划和板级I/O在内的整套约束要求。

I/O综合会根据驱动器模型计算特殊电压平面的电流要求，并计算出所需的球数量。它必须适应具有多个电压域的设计中的每个电源域。综合还必须能够优化I/O环规划，以尽量减小裸片尺寸和I/O行面积。如果裸片尺寸是固定的，那么在给定裸片尺寸下只有存在切实可行的I/O环规划才能取得成功。

I/O、焊球或键合焊盘及引脚是在综合之前由布局引擎布放在裸片外围的。该引擎会考虑预布局的实例(I/O和/或IP内核)、I/O单元组(如总线I/O)和电气约束。一旦I/O环完全了综合，它就会产生合法的I/O布局。

当然，在实现之前要考虑的问题还包括诸如这样的方法如何在已有设计流程中发挥作用。答案是需要在芯片侧支持工业标准格式，如库交换格式/设计交换格式(LEF/DEF)，而在封装侧支持自动数据处理(ADP)。用于实现该方法的软件必须能够在所有数据可能不存在和设计可能不完善的规划环境中操作。因此，提取、分析和验证工具必须足够灵活和智能才能克服这种限制，也才能提供足够精确的有用结果。

另外，封装级布线和电压域平面切割需要通过设计规则检查(DRC)，并且必须遵守封装规则，这是建立有效的芯片到封装网络分配和正确的电源平面突起/焊球分配的重要考虑因素。

作者：Joel McGrath

技术行销经理

Rio设计自动化公司

jmcgrath@rio-da.com