原创 如何克服45纳米设计挑战

随着向更小工艺几何尺寸的转变，相关市场商机和成本压力正使工艺开发和工艺采纳周期的发展呈两极分化。一方面，上市时间的压力要求工艺可用性和推动性项目更早实现；另一方面，由于工艺节点开发成本的增加，又要求设计团队尽可能延长特定工艺节点的使用时间。这两个彼此相悖的发展方向只能靠延长节点开发和对制造节点的更长时间支持这两者之间的重叠期来实现。因此，我们将面临以下几点之间不断缩小的时间窗口：

1. 制造工艺开发(节点可用)

2. 设计和制造基础架构的创建(节点准备)

3. 45nm设计中技术、方法和工具的采用(节点采纳)

在向45nm的转换过程中，节点可用、节点准备和节点采纳的实现已变得极其复杂。影响因素包括设计和设计分析复杂性的提高；多个外包制造认证体系的建立；使45nm工艺的生命周期与前几代工艺节点保持一致的诸多压力。

在45nm工艺采纳的准备方面，德州仪器(TI)公司的多学科团队与推动性客户及外部供应商已预先合作多年，目的是推进公司及其客户采用45nm工艺设计技术。TI的芯片设计人员几个月之前就开始使用45nm技术，并发现这一次的节点转换比上一代65nm工艺所经历的要困难得多。

要想预先把一些挑战最小化，需要加强力量开发相关工具和方法，以满足不同节点的工艺能力/性能和面积方面要求。而且应该尽早与多家EDA供应商接洽，共同推动开发进程，这样一旦时机到来就能及时推出合适的解决方案，虽然这样做可能会赚取EDA供应商的很大部分短期收入，而且在某些情况下属于投机性开发。

在45nm节点的可用、准备和采纳方面的技术工作主要面临以下一些挑战：

工艺变异

工艺变异主要分为两大类，即随机性和系统性变异。两者都很重要，都需要适当的方法和流程。工具和解决方案会根据从晶体管和电路级到IP模块创建以及完整芯片装配等不同的设计级别而变化。数字逻辑设计、存储器设计和模拟设计对不同的工艺也有不同的要求和方案。

图1：在向45nm的转换过程中，节点可用、节点准备和节点采纳的实现已变得极其复杂。

目前，常常使用晶体管级的统计Spice模型、仿真和优化来处理随机性变异。具有统计或变异意识的提取、表征和统计静态时序分析在门级和芯片级处理随机性变异。在某些情况下，设计方法可提供低工作量规避或结构性校正策略。目前在这一领域已有好几种成熟的工具。实现及部署正在使用模型和设计提交方面带来新的挑战。

系统性变异可利用新的工具和模型来处理，比如化学机械抛光(CMP)、智能填充(smart fill)、蚀刻曲线、基于形状的提取、应力、温度等等。这些工具不仅填补了许多空白，而且减轻了对更多设计边界或过多不确定性余量的需求。此外还可以采用规避方法。设计人员必需避免与环境无关的门级提取损耗，或者采用的解决方案能够维持源自提取的产能提升。这些问题向传统ASIC方法和EDA工具套件的核心提出了挑战。

DFM工具

DFM工具有助于解决光刻限制、OPC(光学接近校正)和RET(分辨率增强技术)问题。然而，在严格的设计规则和DFM/TCAD工具的大规模使用之间如何达到平衡正在成为一个需要多加关注的新生问题。主要风险包括面积过大、功率过大以及计算和分析周期过长 (如果元件没有进行分析或建模的话，也可能会导致硅片失效) 。

基于规则的检查工具：基于规则的传统检查工具在验证版图方面的能力已在好几个工艺节点上失效。可以采用基于光刻和工艺仿真模型的热点检查工具来增强传统检查能力。此外，工具的规模也是一个渐受关注的问题。

缩放：保持功率和性能以及缩小面积是一个艰巨的挑战。一些物理和材料基础理论表明，许多关键参数(如Lgate 和 Tox)的缩小幅度已有所减缓。导线阻抗越来越占主导地位，而金属堆栈无法进一步反向缩放以保持竞争力。这种情况推动着工艺的增强和设计侧的变化，有时甚至会一直返回到系统架构。

功率管理：多年来， TI在手持设备功率管理方面一直走在前沿，利用每一代工艺不断开发和推出新技术。对技术、工具和方法的大型工具包的需求进一步使设计过程复杂化。这种例子包括时钟门控、多电压域/岛、多vt、自适应电压和频率调节、多种睡眠模式、偏置技术、功率门控等等。在45nm节点，即使非手持设备设计团队也必须认真考虑功率管理技术以优化动态功率和静态功率。为了找到可把功耗降至最低并且能节省成本提高系统性能水平的方案，有许多特定设计参数可改变应该运用什么样的技术以及运用到什么程度这两者间的平衡，比如活动率、电源电压、温度范围和系统架构等。这意味着架构设计/逻辑设计/物理设计之间需要保持紧密的交互和优化。

复杂性：这些非常复杂的45nm系统级芯片上庞大数量的晶体管对规模和工具周期而言都是极大的挑战。正确的增量工具、多节点分布式处理、更严格的层次化系统设计以及ESL等能力现在已变得至关重要。对400个以上存储器、4千万门电路和多个模拟模块进行手工底层规划已经不现实，而这一领域的自动化工具又尚未成熟。这种规模趋势也进一步提高了新型分析工具、新增边界工具或设计提交闭合环的推出成本。

尽管存在这些挑战，业界在45nm设计方面仍有不俗的进步。提过多方的共同努力，我们可以通过不断创新来解决在向45nm及以下工艺节点发展过程中出现的问题。这也是一个明智的工程师应该努力的方向。

作者：Clive Bittlestone

董事兼ASIC背板技术中心经理

Mike Fazeli

全球EDA策略经理

德州仪器公司