原创 100Mbit/s以太网卡芯片设计与静态时序分析

 2008-7-4 18:21  2947 7 7 分类: 工程师职场

在专用集成电路的设计过程中,验证是最关键的一环,它贯穿了整个EDA设计流程.而在深亚微米芯片设计中,只有用实际的布图拓扑信息约束逻辑设计,才能得到准确的时序.在这种情形下静态时序分析应运而生,它可以利用从实际的布图拓扑信息得到的准确时序,根据设计规范的要求对设计进行检查而不需要测试向量,同时还能对设计本身作全面的分析,因此逐步成为集成电路设计签字认可的标准.

1 100 Mbit/s以太网卡控制芯片结构
　该100 Mbit/s以太网卡控制芯片是一块高集成度的快速以太网控制器,它支持IEEE802.3和802.3u协议[2],及PCI v2.2总线接口协议,还支持10/100 Mbit/s自适应功能.此芯片包括PCI接口模块、两个2 kbit的FIFO模块、发送DMA控制模块、接收DMA控制模块、IEEE 802.3协议规定的MAC模块和10/100 Mbit/s集成物理层(PHY)模块.此外,还提供了EEPROM接口和扩展BootROM接口.该设计采用的是0.25μm工艺,四层金属布线.图1是该100 Mbit/s以太网卡控制芯片的结构框架图.

    此芯片主要有两条数据通道,一条数据通道用于发送数据,host主机打包数据,在TxDMA模块控制下,通过PCI接口送到TxFIFO模块中暂存起来,然后TxMAC模块再将TxFIFO中的数据包按照CSMA/CD协议发送到具有10/100Mbit/s自适应选择功能的PHY层,由双绞线发送到网路上.另一条数据通道则是用来接收数据,其数据流向和发送过程是相反的,网路上的数据通过双绞线传到PHY层,再通过RxMAC模块控制将PHY层数据传送到RxFIFO中,接着通过RxDMA模块控制将RxFIFO中的数据通过PCI接口送给host主机.
    由于100 Mbit/s以太网卡控制芯片采用0.25μm工艺,器件本身的延时远小于互连线的延时,因此,对于该网卡控制芯片在EDA工具上实现时,进行前端设计的同时必须考虑布局布线后互连线延时的影响.
    在100 Mbit/s以太网卡控制芯片设计流程中,有两个是非判断:第一个是仿真,综合优化和RTL代码实现的交互过程;第二个是工艺和设计之间的交互过程,由于时钟树是在布局布线时插入的,综合时并不能得到实际的时钟延时,因此需要根据布局布线后得到实际的时钟延时对设计进行时序验证.

2 静态时序分析
    就100 Mbit/s以太网卡控制芯片设计而言,其操作量大,功能单元多,在最后的门级验证阶段,针对的是20万门的电路.若采用模拟验证方法,不仅测试向量多,用于验证的时间很长,而且由于输入矢量的局限性,可能无法检查出某些路径存在的时序失效,导致难以保证足够的覆盖率.因此,这里在该芯片设计的门级验证阶段采用静态时序分析取代动态时序分析.静态时序分析不仅具有动态时序分析的功能,即支持SDF反标和时序检查,而且还可以克服动态时序分析的一些缺点.
    静态时序分析的目的是发现使芯片时序失效和对芯片性能起决定作用的电路关键路径.静态时序分析采用穷尽分析方法来衡量电路性能.它提取整个电路的所有时序路径,通过计算信号在路径上的延迟传播找出违背时序约束的错误,主要是检查建立时间和保持时间是否满足要求,而
它们又分别通过对最大路径延迟和最小路径延迟的分析得到.静态时序分析因为遍历所有路径,可以明确地指出时序失效发生的电路部分;另外静态时序分析的方法因为不要求任何输入矢量就能很快得到分析结果,从而节省了很多的设计时间.其具体流程如图2.

    在对100 Mbit/s以太网卡控制芯片设计进行静态时序分析前,必须提供给静态时序分析工具Primetime的主要信息,包括设计综合后的网表和电路的时钟参数,Primetime能够从工艺库中获得诸如建立和保持时间等时序参数,通过计算时序部件之间每个组合逻辑块的延时,判断这些延时是否和与之相对应的寄存器的时序参数冲突.
    由于该网卡控制芯片设计比较复杂,具有多个时钟信号,同时为了降低功耗,该网卡内部会有许多的选通时钟和内部时钟,因此该网卡设计过程中的静态时序分析较复杂.

3　验证结果
    采用TSMC 0.25μm工艺库,在UltraSUN工作站上,采用Avanti的Apollo工具对版图进行布局布线、Synopsys Synthesis工具进行逻辑综合.使用Synopsys的Primetime对100 Mbit/s以太网卡控制芯片进行了门级验证,其验证结果表明该网卡控制芯片完全达到了预期的设计目标.
    表1是该网卡芯片设计作静态时序分析时产生的报告.该报告详细地报告了从Startpoint:nic800-core/tdma/Irf/Imac/byte-cnt-reg[8]到Endpoint: nic800-core/tdma/Irf/Imac/tpdb2mac-reg[6]这条关键路径的时序关系,并由slack的结果为正表明这条关键路径在布局布线后是符合建立时间的要求的.

    由于静态时序分析技术是一种穷尽分析方法,它提取整个网卡芯片设计的所有时序路径,限于篇幅,本文不再一一说明和罗列其他路径的报告.
    本文研究了用于门级验证的静态时序分析,介绍了100 Mbit/s以太网卡控制芯片设计体系结构,提出在该芯片设计流程中采用静态时序分析对设计进行门级验证.该设计的门级验证结果表明采用静态时序分析避免了由于芯片设计没有完全地被验证而导致芯片失效的现象,提高了该网卡芯片设计中时序设计的准确性,提高了验证效率.