原创 OVM兑现 SystemVerilog最初的承诺

关键字： 开放式验证方法学  SystemVerilog  EDA 

提到EDA公司发布的“开放式”技术，OpenVera、Open MAST、Open Silicon、Open SystemC等许多名称立即涌现在脑海中。但不幸的是，“开放性”是一个定义不够明确的术语，许多号称开放的技术实际上都会受到种种法律条款的约束，阻碍其实现真正的开放。因此，EDA工程师可能会认为Cadence和Mentor Graphics最新推出的“开放式验证方法学”(OVM)也不过是老调重弹罢了。

不过，这一次情况不一样。OVM是一种真正的开放式SystemVerilog类库和方法学软件包，使用该软件不会受到Cadence 或Mentor Graphics的任何限制。这种真正的开放性，结合其本身包含的底层技术，将有力地帮助SystemVerilog实现最初的承诺，尤其是在与其封闭式同类方案相比较时。

为了解OVM的开放性给整个产业带来的益处，让我们以一家EDA新创公司为例，这家公司有一个可能让功能性验证发生创新性变革的概念。由于它采用了OVM，因而无需重新从头开发SystemVerilog，而是可以没有任何约束地实现自己的产品，即使它的新产品会直接与Cadence /Mentor Graphics现有验证产品竞争。这样一来，新创公司可以集中精力开发自己的验证“秘密武器”，从而促进EDA新技术的推出，这显然是整个产业的一次胜利，也是推动产业增长的一剂良方。

类似地，一家系统公司或半导体公司内部的CAD部门可以采购商用SystemVerilog解决方案来代替自行开发内部工具或库。不过，由于SoC设计常常包含了在多个提取层上编写的复杂模块，以及用多种语言编写的模块，因此可能更需要在基本商用SystemVerilog解决方案的基础上专门针对公司要求进行定制化。

OVM就允许这样的一个CAD部门根据公司的具体要求，无约束地对厂商提供的OVM类库和方法进行微调。通过使用OVM，该公司将能够在内部和外部对微调后获得的源代码进行分配，从而获得一个整合双方优势的解决方案：一个稳健的商用解决方案，可以无约束地扩展和再分配，以应对不断演变的设计和验证问题。

不愿依赖单家EDA厂商的用户会很高兴地发现，OVM可在支持Cadence和Mentor Graphics平台的IEEE 1800 SystemVerilog之间提供无缝互操作性。这些用户将不再被迫在三套不兼容的基本类库和方法学之间作选择了，现在他们可以选择一种获全球三分之二仿真工具支持的解决方案了。如果Synopsys公司也决定采纳OVM，这一比例还可上升到近百分之百。

在SystemVerilog方法学领域，OVM的开放性与那些在授权时附注“其它权利及限制”条款的封闭性技术显然形成鲜明对比。OVM注册的Apache 2.0授权提到了只有在某些参考情况下才会终止授权，比如，某个获授权者对其它获授权者提起专利侵权诉讼。换言之，授权终止只在获授权者试图限制授权条款时使用。而在其它情况下，OVM的获授权者只要愿意，甚至可以不必通知Mentor Graphics或 Cadence就使用该产品，前提是只要保留所有版权宣告，且所有衍生工作都在相同的开放授权下进行分配即可。

目前业界已出现“开放疲劳”的趋势，这是因为“开放”这个术语太过频繁地运用在产品和机构组织上，却又完全背离开放的宗旨。可喜的是，OVM不是这样，它是两个商业竞争对手从整个产业的利益出发，携手合作提供的一种真正的开放式解决方案。这种稳健的、可互操作的解决方案会有助于兑现SystemVerilog的最初承诺吗？答案显而易见。

作者：Stanley Krolikoski

标准及互操作性部门总监

Cadence公司