谢谢两位
mifarelight给的这个图应该是正确的，楼主描的这个图应该也是对的，我之前下载的是介绍ST Link II 的文档，电路图有误，注意JTAG接口的第八脚，这个图把引脚直接画到了地上：http://www.manley.com.cn/web/admin_ml32/pic/down/200882916162045653.pdf
我刚才检查电路时看了一张照片发现不对，晕：
http://space.ednchina.com/upload/2008/4/17/8b7aa936-dbbe-4574-8c21-8654a9d6083b.jpg
用户377235 2012-10-9 20:05
用户607758 2012-7-12 07:43
hbthgs_588794194 2012-4-1 18:37
walnutcy_696810119 2011-6-28 13:39
用户229678 2011-6-21 03:10
用户209205 2010-3-28 22:47
cnchip_906380433 2009-11-18 11:24
walnutcy_696810119 2009-1-13 18:51
用户75050 2009-1-13 17:25
用户15873 2007-6-4 22:37
负的setup 和 hold time 还是比较好理解的。
讨论一下setup time violation 的形成---因为信号比clock 后到达DFF,或者说到达的时间太晚了，这个时候这个DFF就没有办法采样到这个信号，于是就出现了setup slak。
那么，假设你对这一个DFF做优化，你会怎么做？---打包这个DFF，假设为DFFA。在DFFA中把clock加delay，再连接到原DFF。这样你的信号就可以走的慢一点，慢到比clock还慢都没有问题---而这个时候setup time 就被你给优化到负的值了。同样的可以解释负的hold time。
*************这是我回答别人问题的时候写的，正好copy过来给你参考一下。例子只是为了让你可以理解负的hold time 的意义。