原创 Mentor软件在高速ADC板设计中的应用

引言

随着半导体工艺的不断发展，集成度更高、速率更快的数字器件的出现使得设计难度不断提高，而具有分析验证、规则驱动布局布线的新型EDA工具软件包正逐渐成为新一代高速数字电路设计的必备工具。Mentor推出的HyperLynx软件就是这类EDA工具，本论文将介绍利用这一软件包进行1GHz高速ADC设计及仿真的方法。

设计概要

高速ADC是信号采集卡的前端，它的性能直接关系到整个信号采集卡的精度和采样速度。随着1GHz、2GHz甚至更高转换速率ADC的出现，在高速数字电路设计中，由于考虑不周而带来的SI(信号完整性)问题也逐渐增多，它们有可能会降低信号采集卡的精度和速度。

本设计使用的ADC的转换速率为lGHz，采样精度8位。ADC后接DEMUX(数据分路器)，通过它可以将ADC的输出分离为8路，速率降为1/8。最后，为了便于测试，将DEMUX输出的8路数据整合为l路，并在测试板上用一块FPGA实现数据的缓存、合成及处理。

如图1所示，信号为I、Q两路并行输入，同时采样，信号经过ADC和DEMUX之后，分别成为并行的8路64位数据(图中略去了时钟信号)。

本电路涉及的高速设计包括：高速板的布局布线；1GHz高速ECL信号布线，需确保信号质量满足要求；DEMUX与FPGA之间128位频率超过100MHz的总线连接。

信号线多、信号速率高是整个设计中的难点。如何利用Mentor软件尽可能保证设计中的信号完整性成为此设计的关键。

PCB规划

根据器件资料及实际电路设计，对PCB板进行初步规划，确定板层数和各个板层的基本信号分布以及各个介质层的介质常数。

在初步规划的基础上，再利用Mentor的HyperLynx软件不断地调整各个板层的厚度、信号层上的线宽以及线间距3者之间的关系，以保证在各层板上差分走线阻抗、单端走线阻抗满足要求的情况下，板厚、线宽和线间距能满足布线要求和成本最小化的目标。 PCB设计

Mentor软件除了一般PCB软件所具备的建库、画原理图等功能外，还具备一些特殊的功能。在高速信号采集板设计中，这些功能保证了设计的顺利完成。

布线规则设置

布线规则设置包括间距设定、走线定义和规则定义。

间距设定是指设定不同层上线和线、线和焊盘、线和过孔以及焊盘和焊盘、焊盘和过孔、过孔和过孔之间的最小距离。

走线定义用于确定各个信号使用的布线层，以及在各个布线层上走线的最小宽度、最大宽度和使用的过孔尺寸。另外，对于差分走线还需要定义线间距。 规则定义用于设定是否允许45°走线、是否可以走回路线、线和线之间是否拥挤、以及允许布线的最大长度、布线遇到过孔和焊盘时的情况。

定义网络类

高速板上有许多的信号线，各种线的线宽、线长都不同。因此，应将不同的信号线设定为不同的网络类，再对各个网络类设置布线规则，这样可以增加设计的可靠性。

自动差分线布线

差分线在一定程度上会抑制共模噪声，提高信号的完整性，正逐渐成为高速电路设计普遍采用的方式。在本设计中，ADC输出就是ECL差分线。

利用高速布线模式下的差分布线方式能够依照设置的线宽、线间距进行差分线布线，可以保证满足差分线规则。 自动线长调整

在高速信号采集板设计中，保证信号线与时钟线之间板上走线的长度匹配是保证它们时序确定关系的有效手段。利用Expedition PCB软件中的Tune(自动调整)功能可以高效、快速地调整线长度。

在设计中将一组线定义为一个网络类，设置这个网络类的最长线长、最长线与最短线之间的最大差距，以及绕线的一些规则。然后先画出最长的线，并将其锁住，接着以此线为标尺，调整出紧邻它的线。接着再以新调整出的线为标尺，调整出另一些线。从而一步一步调整出所有的线。

设计复用 在本设计中，I、Q两路是对称的，在设计完I路之后，利用Expedition PCB的设计复用功能(Copy Trace)，可以将I路中的布线完全复制到Q路上，从而节省一半的设计时间。

多重检错

一个软件如果不能对设计进行全方位的检查，那就会导致调试成本的增加，推迟产品的上市时间。Expedition PCB软件提供Batch DRC功能，能够对设计完的PCB进行全方位的检查，它的检查覆盖了布线、过孔、焊盘、器件、层等与规则不相一致的地方，通过这种检查，可以将设计中遗留的问题排除掉。

PCB后仿真

PCB设计完成之后需要通过后仿真来验证设计是否符合要求。ADC和DEMUX均提供的是SPICE模型，此设计后仿真采用的是ICX仿真软件。ICX的仿真引擎支持混合模型，支持IBIS、SPICE、VHDLAMS等各种模型的混合仿真。PCB文件可以直接从Expedition PCB进入到ICX环境，各种参数和规则也能带到ICX中。

对于上GHz的高速信号，可以通过产生上GHz的伪随机序列码PRBS来观察信号的眼图。

后端测试

后端测试是将泰克公司的示波器TDS7404和高速逻辑分析仪TLA7012级联。对I、Q两路8位差分ECL信号进行测试的连接如图2所示。P6980差分探头通过与板上信号焊盘压接实现信号的连接，这种方式可以保证信号在板上传输的连续性，从而保证信号的完整性。测试时，信号从P6980差分探头输入，TLA7012再在测试软件的控制下，将输入的差分信号分配到TDS7404示波器进行信号的测试。

采用这种连接方式，一方面可以方便地看到每一路上8位数据的状态和其经过DAC后恢复出的原始模拟信号，另一方面可以通过各路中每位数据的眼图状态来分析信号质量。

结语

高速数字电路板设计中需要关注高速信号的信号完整性问题，仿真在设计中是非常重要的。对于复杂设计，制定合理的规则是关键。综合考虑到电路板的物理和电气要求，结合仿真，通过规则驱动设计，能够保证设计的成功