原创 EDA工具简介

EDA工具简介

Synopsys工具简介



〓 LEDA

　　LEDA是可编程的语法和设计规范检查工具，它能够对全芯片的VHDL和Verilog描述、或者两者混合描述进行检查，加速SoC的设计流程。 LEDA预先将IEEE可综合规范、可仿真规范、可测性规范和设计服用规范集成，提高设计者分析代码的能力

〓 VCSTM

　　VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。

〓 SciroccoTM

　　Scirocco是迄今为止性能最好的VHDL模拟器，并且是市场上唯一为SoC验证度身定制的模拟工具。它与VCS一样采用了革命性的模拟技术，即在同一个模拟器中把节拍式模拟技术与事件驱动的模拟技术结合起来。Scirocco的高度优化的VHDL编译器能产生有效减少所需内存，大大加快了验证的速度，并能够在一台工作站上模拟千万门级电路。这一性能对要进行整个系统验证的设计者来说非常重要。

〓 Vera

　　Vera验证系统满足了验证的需要，允许高效、智能、高层次的功能验证。Vera验证系统已被Sun、NEC、Cisco等公司广泛使用以验证其实际的产品，从单片ASIC到多片ASIC组成的计算机和网络系统，从定制、半定制电路到高复杂度的微处理器。Vera验证系统的基本思想是产生灵活的并能自我检查的测试向量，然后将其结合到test-bench中以尽可能充分测试所设计的电路。Vera验证系统适用于功能验证的各个层次，它具有以下特点：与设计环境的紧密集成、启发式及全随机测试、数据及协议建模、功能代码覆盖率分析。

〓 Physical Compiler  

Physical Compiler解决0.18微米以下工艺技术的IC设计环境，是Synopsys物理综合 流程的最基本的模块，它将综合、布局、布线集成于一体，让RTL设计者可以在最短的时间 内得到性能最高的电路。 通过集成综合算法、布局算法和布线算法。在RTL到GDS II的设 计流程中，Physical Compiler向设计者提供了可以确保即使是最复杂的IC设计的性能预估 性和时序收敛性。

〓 Clocktree Compiler

ClockTree Compiler是嵌入于Physical Compiler的工具，它帮助设计者解决深亚微米 IC设计中时钟树的时序问题。它不仅能够简化设计流程，而且可以极大的提高时钟树的质 量：对于插入延时有5％－20％的改进，对时钟偏移有5％－10％的改进。

〓 DC-Expert

DC得到全球60多个半导体厂商、380多个工艺库的支持。据最新Dataquest的统计，Synopsys的逻辑综合工具占据91%的市场份额。DC是十二年来工业界标准的逻辑综合工具，也是Synopsys最核心的产品。它使IC设计者在最短的时间内最佳的利用硅片完成设计。它根据设计描述和约束条件并针对特定的工艺库自动综合出一个优化的门级电路。它可以接受 多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告，在缩短设计时 间的同时提高设计性能。

〓 DC Ultra

对于当今所有的IC设计，DC Ultra是可以利用的最好的综合平台。它扩展了DC Expert的功能，包括许多高级的综合优化算法，让关键路径的分析和优化在最短的时间内完成 。在其中集成的Module Compiler数据通路综合技术， DC Ultra利用同样的VHDL/Verilog 流程，能够创造处又快又小的电路。

〓 DFT Compiler

DFT Compiler提供独创的“一遍测试综合”技术和方案。它和Design Compiler 、Ph ysical
Compiler系列产品集成在一起的，包含功能强大的扫描式可测性设计分析、综合和 验证技术。DFT Compiler可以使设计者在设计流程的前期，很快而且方便的实现高质量的 测试分析，确保时序要求和测试覆盖率要求同时得到满足。DFT Compiler同时支持RTL级、 门级的扫描测试设计规则的检查，以及给予约束的扫描链插入和优化，同时进行失效覆盖 的分析。

〓 Saber

Saber是Synopsys公司开发并于1987年推出的模拟及混合信号仿真软件，被誉为全球最 先进的系统仿真软件，也是唯一的多技术、多领域的系统仿真产品。与传统仿真软件不同 ，Saber在结构上采用硬件描述语言（MAST）和单内核混合仿真方案，并对仿真算法进行了 改进，使Saber仿真速度更快、更加有效、应用也越来越广泛。应用工程师在进行系统设计 时，建立最精确、最完善的系统仿真模型是至关重要的。 Saber可同时对模拟信号、事件驱动模拟信号、数字信号以及模数混合信号设备进行仿 真。利用Synopsys公司开发的Calaversas算法，Saber可以确保同时进行的两个仿真进程都 能获得最大效率，而且可以实现两个进程之间的信息交换，并在模拟和数字仿真分析之间 实现了无缝联接。Saber适用领域广泛，包括电子学、电力电子学、电机工程、机械工程、 电光学、光学、水利、控制系统以及数据采样系统等等。只要仿真对象能够用数学表达式 进行描述，Saber就能对其进行系统级仿真。在Saber中，仿真模型可以直接用数学公式和 控制关系表达式来描述，而无需采用电子宏模型表达式。因此，Saber可以对复杂的混合系 统进行精确的仿真，仿真对象不同系统的仿真结果可以同时获得。为了解决仿真过程中的 收敛问题，Saber内部采用5种不同的算法依次对系统进行仿真，一旦其中某一种算法失败 ，Saber将自动采用下一种算法。通常，仿真精度越高，仿真过程使用的时间也越长。普通 的仿真软件都不得不在仿真精度和仿真时间上进行平衡。Saber采用其独特的设计，能够保 证在最少的时间内获得最高的仿真精度。Saber工作在SaberDesigner图形界面环境下，能够方便的实现与Cadence Design System和Mentor Graphics的集成。通过上述软件也可以直接调用Saber进行仿真。

〓 JupiterXTTM

芯片设计者在层次化物理设计环境中完成从门级网表到布局布线收敛的重要工具，可 以帮助您将Timing、Area和Power与您的设计进行匹配，JupiterXT通过下面的方法来管理 和优化您的设计： 1、 物理版图的层次化管理 2、 精确的面积、寄生参数和时序估计 3、层次化布局布线流程中，精确的子模块时序加载

〓 AstroTM

Astro是Synopsys为超深亚微米IC设计进行设计优化、布局、布线的设计环境。Astro 可以满足5千万门、时钟频率GHz、在0.10及以下工艺线生产的SoC设计的工程和技术需求。 Astro高性能的优化和布局布线能力主要归功于Synopsys在其中集成的两项最新技术：Phy SiSys和Milkyway DUO结构。

〓 Design VisionTM Synopsys综合环境的图形界面，在通用技术层和门级进行设计浏览和分析的分析工具 。

 〓 Mars-railTM

Mars-Rail用于功耗和电漂移的分析和优化，以完成低功耗高可*性的设计。它将自动 在Apollo-II的布局布线中起作用。Mars-Rail的优点：

〓 Mars-xtalkTM

Mars-Xtalk可以进行充分的串扰分析，并能够进行防止串扰发生的布局和布线，解决 超深亚微米芯片设计中的信号完整性问题。

〓 CosmosLE/SETM

Synopsys的Cosmos解决方案可以进行自前向后的混合信号、全定制IC设计。它可以很 好的处理自动化的设计流程和设计的灵便性，使得设计周期可以缩短数周甚至几个月。Co mosLE提供了一个基于Milkyway数据库的完整物理IC设计环境，同时可以无缝集成，动态 交互操作所有Synopsys公司领先的物理设计工具。同时，CosmosSE还提供了一个易用的、 基于Synopsys仿真工具的仿真环境，可以让设计者从不同的抽象层次来分析电路是否符合 要求。

〓 CosmosScopeTM 　　图形化的波形分析工具，可以用来浏览和分析以图形化显示或列表显示的模拟结果。

〓 HerculesTM 　　作为物理验证的领先者，Hercules-II能验证超过1亿只晶体管的微处理器、超过1000 万门的ASIC和256MB的DRAM，推动技术前沿不断进步。Hercules通过提供最快的运行时间和 高速有效的纠错（debugging）来缩短IC设计的周期。它综合且强大的图形界面能迅速帮助 设计者发现并处理设计错误。Herculus具有进行层次设计的成熟算法，进行flat process ing的优化引擎和自动确定如何进行每个区域数据处理的能力—这些技术缩短了运行时间， 提高了验证的精确度。

〓 NanoSimTM (Star-SIMXT) 　　NanoSimTM集成了业界最优秀的电路仿真技术，支持Verilog-A和对VCS仿真器的接口， 能够进行高级电路仿真的工具，其中包括存储器仿真和混合信号的仿真。通过Hierarchic al Array Reduction (HAR)技术，NanoSim 几乎可以仿真无限大的仿真存储器阵列。 Star-SimXT 是一个准确、高容量、高绩效、易用的瞬态电路仿真软件。Star-SimXT 能够处理超过500万电路元件的设计，提供的电流电压波形图与SPICE结果的误差小于5%， 而它的仿真速度比 Spice 快 10 到 1000倍。Star-SimXT 可以采用现有的 Spice 模型。

〓 HSPICETM 　　Star-Hspice 是高精确度的模拟电路仿真软件，是世界上最广泛应用的电路仿真软件 ，它无与伦比的高精确度和收敛性已经被证明适用于广泛的电路设计。Star-Hspice 能提 供设计规格要求的最大可能的准确度。

〓 Star-RCXTTM

Star-RCXT用来对全新片设计、关键网以及块级设计进行非常准确和有效的三维寄生参 数提取，Star-RCXT还可以提供内建的电容电阻数据压缩，延时计算以及噪声分析。Star- RCXT 提供层次化处理模式以及分布式处理模式以达到最高处理量。Star-RCXT紧密结合于 Synopsys 的 SinglePass 流程。

〓 TetraMAX ATPG 　　TetraMAX? ATPG是业界功能最强、最易于使用的自动测试向量生成工具。针对不同的 设计，TetraMAX可以在最短的时间内，生成具有具有最高故障覆盖率的最小的测试向量集 。TetraMAX支持全扫描、或不完全扫描设计，同时提供故障仿真和分析能力。

〓 DesignWare 　　DesignWare是SoC/ASIC设计者最钟爱的设计IP库和验证IP库。它包括一个独立于工艺 的、经验证的、可综合的虚拟微架构的元件集合，包括逻辑、算术、存储和专用元件系列 ，超过140个模块。DesignWare和 Design Compiler的结合可以极大地改进综合的结果，并缩短设计周期。Synopsys在DesignWare中还融合了更复杂的商业IP（无需额外付费）目前已有：8051微控制器、PCI、PCI－X、USB2.0、MemoryBIST、AMBA SoC结构仿真、AMBA总线 控制器等IP模块。 DesignWare中还包括一个巨大的仿真模型库，其中包括170,000多种器件的代时序的功 能级仿真模型，包括FPGAs (Xilinx, Altera,…), uP, DSP, uC,
peripherals, memorie s, common logic, Memory等。还有总线(Bus-Interface)模型PCI-X, USB2.0, AMBA, Inf iniband, Ethernet,
IEEE1394等，以及CPU的总线功能仿真模型包括ARM, MIPS, PowerPC 等。

 〓 Co-Centric 　　SystemC仿真器和算法、架构、硬件和软件多层抽象模型的联合验证和分析的规范环境 。

〓 TCAD-Taurus Medici

Taurus-Medici是Synopsys器件模拟工具Medici,Davinci和Taurus-device的整合，在 Taurus-Medici里，用户可以运行自己想要的器件模拟器，如果有Medici，你就可以用Tau rus-device的2-D分析工具，如果有Davinci，你就可以用Taurus-device的3-D分析工具． Medici是一个MOS,bipolar或其他各种类型的晶体管的行为级仿真工具，可以模拟一个 器件内部的电势和载流子2-D分布，可以预测任意偏置下的器件电特性． Davinci是一个MOS,bipolar或其他各种类型的晶体管的行为级仿真工具，可以模拟一 个器件内部的电势和载流子3-D分布，可以预测任意偏置下的器件电特性． Taurus-device包括如下特征： 1、器件电、热特性的多维仿真； 2、高效、自动网格生成使得Taurus-device的结构创建和器件仿真极为简单； 3、物理模型丰富，可解各种类型的方程； 4、分析能力强大； 5、先进的数值解算机和算法可提高仿真的收敛效率； 6、内嵌的物理模型等效方程输出端口，使得新的物理模型和偏微分方程的定义即容易 又灵活

〓 TCAD-Ms Proteus OPC 　　光学近似修正工具，Proteus修正处理器具有很高的灵活性，可以在合理的时间里完成 全芯片的处理，处理器的主要能力是它的高速建模能力，容易理解的工作控制脚本语言使 得执行基于规则的技术或是全新的个人处理方法成为可能。其主要特性包括： 1、最优生产能力的层次化处理，最小文件尺寸的层次化输出文件结构； 2、三种层次化输出模式； 3、完全支持GDSII的输入输出； 4、内嵌、可编程的建模可以处理很宽的工艺行为； 5、用户可编程的布尔层操作可以用于预纠错、过程中纠错和后纠错； 6、可编写脚本语言来定制纠错需求、纠错目标和纠错约束； 7、高级掩膜板技术的内嵌支持，包括辅助特征布局和移相掩膜纠正； 8、可订制的纠错log可用来统计跟踪、离线分析或报告； 9、可选择性纠错支持； 10、可选择的动态图面可监控纠错过程； 11、纠错期间进行掩膜制造设计规则验证； 12、分布式处理选项加快循环时间

〓 TCAD-Taurus Modeling
Environment 　 TCAD-Taurus Modeling
Environment是Taurus-Visual、Taurus-Workbench和Taurus-L ayout的统一环境。Taurus-Visual用于形象化的显示物理仿真软件生成的1、2、3-D仿真结 果，你可以形象化数据来进行初步的理解和分析，并且修改图像获得一个新的预测。Taur
us-Workbench是一个用来仿真半导体制造工艺和预估产品特性的虚拟IC工厂，它提供的仿 真管理和数据管理使得工程师能够容易并且有效的预估产品特性，适用于：实验设计、统 计分析、画图、可视化、优化和辅助工程师浏览、精炼和设计重心调整，Taurus-Workben
ch是一个开放的环境，它不仅可以集成Synopsys的TCAD工具，而且可以集成第三方的工具 和模拟器，另外支持通过网络的并行处理，可以大大提高速度。Taurus-Layout是一个交互 程序，它有给Synopsys的TCAD仿真器（TSUPREM-4和Raphael）提供掩膜版图信息的端口， 也可以用于Taurus-Workbench的环境，还有到Raphael-NES的端口。

〓 TCAD-Ms Proteus OPC 　　光学近似修正工具，Proteus修正处理器具有很高的灵活性，可以在合理的时间里完成 全芯片的处理，处理器的主要能力是它的高速建模能力，容易理解的工作控制脚本语言使 得执行基于规则的技术或是全新的个人处理方法成为可能。其主要特性包括： 1、最优生产能力的层次化处理，最小文件尺寸的层次化输出文件结构； 2、三种层次化输出模式； 3、完全支持GDSII的输入输出； 4、内嵌、可编程的建模可以处理很宽的工艺行为； 5、用户可编程的布尔层操作可以用于预纠错、过程中纠错和后纠错； 6、可编写脚本语言来定制纠错需求、纠错目标和纠错约束； 7、高级掩膜板技术的内嵌支持，包括辅助特征布局和移相掩膜纠正； 8、可订制的纠错log可用来统计跟踪、离线分析或报告； 9、可选择性纠错支持； 10、可选择的动态图面可监控纠错过程； 11、纠错期间进行掩膜制造设计规则验证； 12、分布式处理选项加快循环时间

 〓 TCAD-Taurus Modeling Environment 　 TCAD-Taurus Modeling Environment是Taurus-Visual、Taurus-Workbench和Taurus-L ayout的统一环境。Taurus-Visual用于形象化的显示物理仿真软件生成的1、2、3-D仿真结 果，你可以形象化数据来进行初步的理解和分析，并且修改图像获得一个新的预测。Taur
us-Workbench是一个用来仿真半导体制造工艺和预估产品特性的虚拟IC工厂，它提供的仿 真管理和数据管理使得工程师能够容易并且有效的预估产品特性，适用于：实验设计、统 计分析、画图、可视化、优化和辅助工程师浏览、精炼和设计重心调整，Taurus-Workben
ch是一个开放的环境，它不仅可以集成Synopsys的TCAD工具，而且可以集成第三方的工具 和模拟器，另外支持通过网络的并行处理，可以大大提高速度。Taurus-Layout是一个交互 程序，它有给Synopsys的TCAD仿真器（TSUPREM-4和Raphael）提供掩膜版图信息的端口， 也可以用于Taurus-Workbench的环境，还有到Raphael-NES的端口。

〓 TCAD-Taurus-TSUPREM4

TCAD-Taurus-TSUPREM4整合了原Synopsys的Taurus-Process和TSUPREM-4。TSUPREM-4 是用来模拟硅集成电路和离散器件制造工艺步骤的程序，可以模拟2-D器件的纵剖面的杂质 掺入和再分布情况，程序可以提供如下信息： 1、结构中各材料层的边界； 2、每层的杂质分布； 3、氧化，热循环，薄膜淀积产生的应力 Taurus-Process可以模拟1、2、3-D结构的工艺仿真器，可以仿真制造半导体器件的工 艺步骤，仿真能力主要集中在前端工艺（氧化、硅化物的离子注入、激活、退火），模拟 器允许设置任意的初始几何结构，刻蚀和淀积的仿真局限于简单的可以从初始结构和工艺 描述推导的几何操作，不能进行物理化学刻蚀、淀积工艺的仿真。Taurus-Process可以提 供下面的功能： 1、制造工艺的1、2、3-D结构和杂质剖面仿真； 2、工艺过程中产生的机械应力分析； 3、工艺仿真过程的网格自适应； 4、工艺仿真过程的新的方程和模型的选定和使用　　

〓 Calibre xRC 　　Calibre xRC是全芯片寄生参数提取工具，提供晶体管级、门级和混合级别寄生参数提 取的能力，支持多层次的分析和仿真。Calibre xRC为模拟与混合信号SoC设计工程师提供
了一个独立于设计风格和设计流程的单一的寄生参数提取解决方案。对于模拟电路或者小 型模块的设计工程师来说，Calibre xRC提供高度的精确性以及与版图环境之间的高度集成 。对于数字、大型模块以及全芯片的设计而言，Calibre的层次化多边形处理引擎为Calib re xRC提供足够的性能。使用单一的寄生参数提取工具，设计小组可以避免维护和支持多 种寄生参数提取工具的昂贵代价。Calibre xRC可以非常方便地在流行的版图环境中通过C alibre Interactive来实现调用。Calibre xRC和Calibre RVE集成在一起实现模拟和数字 结果的高效率调试，并且直接在版图或原理图中可视化寄生参数。同Calibre View集成可 以实现设计环境直接重新执行仿真。结合Calibre LVS，Calibre xRC是业界唯一已经为大
规模量产验证了的可以精确反标源设计电路图的模拟与混合信号SoC工具。

〓 xCalibrate 　　xCalibrate是一个校准工具，可以为xCalibre产生提取电容时所使用的电容规则文件 。给定一种特定的互联工艺描述（层数、高度、宽度、介质常数等），xCalibrate就可以 为指定的工艺确定基本的几何相互作用关系。Xcalibrate会构造出一些校准用的结构，并 且将这些结构作为三维场提取的输入。三维场提取的输出经分析产生xCalibrate规则文件 中的电容方程。

 〓 Calibre xRC-CB 　　Calibre xRC-CB专为需要对单元、模块以及小规模芯片设计实施详细寄生参数提取而 定制。实现与所有Calibre产品系列以及流行的版图和仿真环境的集成。用户可以选择面向 各种仿真器（如Eldo、HSPICE 和Spectre）的集总参数C、分布参数RC以及分布参数RCC的 SPICE类型输出格式，无需重新提取寄生参数就可以生成不同格式的网表。Calibre xRC-C B 也可以实现与Calibre View(提取后的视图)的集成。结合Calibre LVSTM，Calibre xRC -CB是业界唯一已经为大规模量产验证了的可以精确反标源设计电路图的寄生参数提取工具 集。 DFT测试设计系列

〓 DFTAdvisor 　　DFTAdvisor利用友好的图形用户界面引导完成可测性分析并优化测试结构的插入，执 行全面的测试规则检查，从而保证在ATPG之前不存在任何遗留的可测性设计问题。DFTAdv isor 测试综合工具自动插入测试结构电路，支持全扫描或部分扫描的测试逻辑，能够自动 识别电路中的时序单元并自动转换成可扫描的单元，并能够把电路中可扫描的单元串接成 扫描链，从而大大增强了IC和ASIC设计的可测试性。此外，利用它在设计过程的早期阶段 进行可测性分析，测试综合生成和测试向量自动生成之前发现并修改违反测试设计规则的 问题，尽可能提高ATPG的效率并缩短测试开发的周期。 主要特点： 1、支持多种形式的设计输入。包括GENIE，EDIF，TDL，VHDL，Verilog 2、支持Mux-DFF、Clocked-Scan和LSSD扫描结构； 3、支持多种扫描结构的插入。包括全扫描结构，多种可选的部分扫描结构和自动测试 点的插入； 4、支持智能化的、层次化的测试逻辑的自动化插入； 5、通过密集的基于仿真的测试规则检查（超过140条测试规则）来确保高效率的可测 性分析； 6、通过自动测试点插入与综合来加强设计的可测性； 7、通过插入测试逻辑电路自动纠正设计中违反可测性设计规则的部分； 8、支持版图层次上的扫描链单元的次序控制，以提高测试逻辑插入过程中的时序有效 性； 9、为后续的ATPG过程提供充分支持，生成ATPG工具要求的全部SETUP文件

〓 DFTInsight 　　DFTInsight是与Mentor Graphics的ATPG工具包紧密集成的图形化调试工具，提供了方 便的可测性问题的图形化调试手段。在DFTAdvisor、FastScan或FlexTest中都可调用DFTI nsight生成电路图窗口显示信息，快速确定和解决可测性问题。它的电路图显示可以智能 地将层次化设计的其它信息屏蔽，而只显示与可测性问题有关的电路。它根据标准网表信 息生成电路图，不需要特殊的电路图符号支持，这个功能意味着DFTInsight能够以即插即 用的方式插入用户选择的设计环境中。 主要特点： 1、通过图形化分析加速ASIC与IC的可测性调试； 2、根据设计规则检查结果进行原理图的动态划分，定位出可测性问题的发生位置； 3、根据故障分类信息结果进行原理图的动态划分，定位出ATPG工具没有覆盖的故障所 在位置； 4、根据ATPG工具分析ATE机上失败的测试向量结果来帮助定位芯片上的故障位置； 5、可以在原理图上通过部件间的交互选择与跟踪来检查设计； 6、无需专门的库支持来进行原理图显示； 7、与FastScan、FlexTest和DFTAdvisor紧密集成

 〓 FastScan 　　FastScan是业界最杰出的测试向量自动生成（ATPG）工具，为全扫描IC设计或规整的 部分扫描设计生成高质量的的测试向量。FastScan支持所有主要的故障类型，它不仅可以 对常用的Stuck-at模型生成测试向量，还可以针对关键时序路径、transition模型生成at -speed测试向量、针对IDDQ模型生成IDDQ测试向量。此外FastScan还可以利用生成的测试 向量进行故障仿真和测试覆盖率计算。 主要特点： 1、支持对全扫描设计和规整的部分扫描设计自动生成高性能、高质量的测试向量； 2、提供高效的静态及动态测试向量压缩性能，保证生成的测试向量数量少，质量高； 3、支持多种故障模型：stuck-at、toggle，transition、critical path和IDDQ； 4、支持多种扫描类型：多扫描时钟电路，门控时钟电路和部分规整的非扫描电路结构 ； 5、支持对包含BIST电路，RAM/ROM和透明Latch的电路结构生成ATPG 6、支持多种测试向量类型：Basic，clock-sequential，RAM-Sequential，clock PO， Multi-load。 7、利用简易的Procedure文件，可以很方便地与其他测试综合工具集成； 8、 通过进行超过140条基于仿真的测试设计规则检查，保证高质量的测试向量生成 ； 9、FastScan CPA选项支持at-speed测试用的路径延迟测试向量生成； 10、FastScan
MacroTest选项支持小规模的嵌入模块或存储器的测试向量生成； 11、FastScan Diagnostics选项可以通过分析ATE机上失败的测试向量来帮助定位芯片 上的故障； 12、ASICVector
Interfaces选项可以针对不同的ASIC工艺与测试仪来生成测试向量

〓 FlexTest 　　FlexTest的时序ATPG算法使它在部分扫描设计的ATPG领域拥有巨大的优势，可以显著 提高无扫描或全扫描设计的测试覆盖率。其内嵌故障仿真器可以估计功能测试向量的故障 覆盖率，然后在此基础上生成部分扫描电路结构的时序ATPG。 FlexTest还可以将ATPG和故 障仿真任务在网络上进行分布计算，大大提高运行速度； 主要特点： 1、提供对无扫描电路，部分扫描电路和全扫描电路生成高效时序ATPG； 2、支持多种故障模型：stuck-at、transition和IDDQ； 3、可以同时支持多种测试结构类型：Mux-DFF、Clocked-Scan和LSSD； 4、通过进行超过140条基于仿真的测试设计规则检查，保证高质量的测试向量生成； 5、可以使用已有的功能测试向量进行故障仿真，计算测试覆盖率； 6、FlexTest Distributor选项提供的分布处理技术可以加速ATPG与故障仿真过程； 7、与FastScan和DFTAdvisor共享数据库，使得DFT与ATPG流程效率更高； 8、利用简易的Procedure文件，可以很方便地与其他组合ATPG工具集成

〓 MBISTArchitect 　　MBISTArchitect可以灵活地在ASIC或IC中自动实现内嵌存储器阵列的RTL级BIST结构。 MBISTArchitect支持多种测试算法，并支持用户自定义的测试算法。可以对一个或多个内 嵌存储器自动创建BIST逻辑，完成BIST逻辑与存储器的连接，它能够在多个存储器之间共 享BIST控制器，实现并行测试，从而显著缩短测试时间和节约芯片面积。另外，它的BIST 结构中还包括故障的自动诊断功能，方便了故障定位和开发针对性的测试向量。 主要特点： 1、支持对多种形式的存储单元测试，包括：SRAM、ROM、DRAM和多端口RAM； 2、支持多种存储器测试算法，包括：March C+、checkerboard、ROM、Unique Addre ss和Data Retention等； 3、支持用户自定义的测试算法； 4、自动生成可综合的VHDL或Verilog格式的MBIST电路描述、仿真用的测试基准文件和 综合批处理文件； 5、自动插入与连接BIST控制器到嵌入式存储器或外部存储器，缩短了设计与测试时间 ； 6、通过并行应用结构与并行测试过程来保证最快的测试速度； 7、能够提供诊断信息以进行失效存储单元的定位； 8、提供可选择的存储单元自动修复功能，提高成品率

〓 TestKompress 　　TestKompress的EDT（Embedded Deterministic Test）算法使它在ATPG领域拥有无以 伦比的技术优势，它在保证测试质量的前提下显著地（目前可达到100倍）压缩测试向量数 目，从而大大提高产品测试速度，降低测试成本。它提供的嵌入式压缩引擎模块是一个通 用IP，可以很方便地集成到用户的设计。 主要特点： 1、TestKompress处理流程与Fastscan完全兼容； 2、在保证测试质量的前提下成百倍地减少测试向量的数目，降低测试成本； 3、支持多种故障模型：stuck-at、transition和path-delay、IDDQ； 4、支持多种测试向量类型：Basic，clock-sequential，RAM-Sequential，clock PO， Multi-load。 5、引入嵌入式压缩引擎IP不需要对系统逻辑进行任何更改，对电路的性能没有任何影 响； 6、与FastScan和DFTAdvisor共享数据库，使得DFT与ATPG流程效率更高

〓 BSDArchitect

BSDArchitect在逻辑综合之前的RTL设计阶段自动生成边界扫描电路和IO管脚的自动插入。为实现自动验证，它还生成一个可用于任何VHDL或Verilog仿真器的测试基准文件；此 外，BSDArchitect形成设计的BSDL模型，为生成ATPG测试向量做准备。为了实现更好的性 能可预测性和设计复用，也可以直接插入实现在特定工艺上的边界扫描电路。在SOC测试中 ，BSDArchitect还利用IEEE 1149.1边界扫描结构中的自定义指令进行全片的测试管理。 主要特点： 1、BSDArchitect读入IC、ASIC或MCM设计的行为级VHDL或Verilog描述，生成符合IEE E1149.1边界扫描标准的VHDL或Verilog电路描述，并将它插入到原来的设计中； 2、支持实现IEEE 1149.1边界扫描结构中的自定义指令逻辑，实现对内部扫描和BIST 的芯片级测试互连与测试过程控制，缩短IC实现周期； 3、可以实现直接插入针对特定工艺上的边界扫描电路； 4、支持IO管脚的自动插入，可以实现直接插入针对特定工艺的IO管脚； 5、自动生成边界扫描描述语言（BSDL）文件, 提供到自动测试设备（ATE）的平滑过渡； 6、自动生成Verilog或VHDL格式的测试基准向量进行边界扫描逻辑的功能检查，包括 对BSDL的自适应检查

〓 LBISTArchitect

LBISTArchitect在ASIC、IC和IP内核中自动插入内建自测试（BIST）电路，以保证较 高的故障覆盖率。它可以自动生成BIST结构（BIST控制器、测试向量发生器和电路特征压 缩器）的可综合RTL级HDL描述，并快速进行故障仿真以确定故障覆盖率。它支持多时钟设 计，可以在工作频率下进行at-speed测试，在选择内部测试点时使用了MTPI专利技术将面 积代价降至最低，确保设计完全处于BIST-ready状态。LBISTArchitect可以直接与BSDArc hitect和ATPG工具进行接口。 主要特点： 1、 内建自测试技术降低了芯片测试对ATE测试机memory容量的要求； 2、针对部件或系统进行内建自测试（BIST）的自动综合、分析与故障仿真，便于进行 设计与测试的复用； 3、at-speed测试和多频率测试确保了高性能、高质量的测试设计； 4、全面的BIST设计规则检查确保了易用性、减少了设计时间、缩短了设计面市时间； 5、专利的MTPI技术能够在获得最大故障覆盖率的同时将对设计的影响减至最低； 6、BIST部件的RTL综合和与工艺无关，可以保证设计复用； 7、配合BSDArchetect可实现层次化的LBIST电路连接关系

Magma工具简介

〓 Blast Create

　 　设计师可以通过Blast
Create对RTL级代码进行综合、观察、评估，改善其代码质量、设计约束和设计可测性；并且通过SVP技术建立精确地设计原型进行布局规划。 Blast Create 包括逻辑综合、物理综合、DFT分析和扫描链插入、功率优化和静态时序分析并具有统一的用户环境。通过Blast Create可很好的完成前端设计和后端设计的连接，缩短了设计周期。

    主要特点：

    1、全特性的、高容量的RTL综合引擎，并提供一种可预测设计收敛的途径；

    2、全芯片快速的详细布局和全局的布线可实现千万门的设计并可预测时序收敛；

    3、集成的DFT技术提供一种丰富的可测性分析解决方案；

    4、单一集成环境、执行代码、公共的分析引擎和统一的数据库模型,消除不必要的文件转换；使用方便，提高设计效率并确保整个设计的相关性；

    5、与工业标准的代码风格、设计约束以级寄生参数文件格式兼容



〓 Blast RTL

　 　基于Gain-Based
综合技术的Blast RTL，可大大地缩短运行时间和节省内存空间，内嵌静态时序分析有助于设计师随时发现时序问题。Blast RTL 对全芯片的综合是基于精确的互连延时和单元模型，而不是传统线延估计模型，因此可以快速实现互连延时的收敛。同时，由于单元模型的精确选择既能做到单元面 积小、功耗低，又能有利于克服信号噪声(SI)。

    主要特点：

    1、 综合容量大；

    2、综合速度快；

    3、能实现低功耗设计和优化；

    4、及时报告有延时问题的路径，以便于按需要修改RTL和约束条件；

    5、与物理设计软件无缝连接，快速进入物理设计；

    6、自动的Data-Path生成，能保证设计产品性能高，面积小；

    7、集成扫描链扦入，保证电路的可测性设计；

    8、支持标准HDL代码，VHDL IEEE 1076-87/93，Verilog IEEE 1064 的标准；

    9、从RTL到GDSII， 全流程单一增量式时序分析器和公共时序约束；

    10、保证前后端时序的一致性；

    11、支持层次化时序约束；

    12、支持标准接口：SDC，LIB，DEF，LEF，GDSII



〓 Blast Fusion

　　它包括物理综合和优化，布局、布线，时钟树生成，平面布局和功耗规划，详细布局、布线，RC的提取和内嵌增量时序分析工具。它是基于专利技术Fixed-timing和单一数据模型算法，这样能消除时序迭代，加速产品快速进入市场。

　　主要特点：

    1、FixedTiming 方法；

    2、统一数据库模型；

    3、超级单元模型；

    4、物理综合；

    5、时钟树综合；

    6、无网格自动布线器；

    7、功能强大的人机交互布局、布线能力；

    8、功能强大的信号完整性设计和检查，可保证投片一次成功；

    9、全面支持可制造性设计；

    10、开放式结构界面，易于二次开发



〓 Blast Noise

　　Blast Noise与Blast Chip或Blast Fusion同步运行且贯穿整个IC实现流程，自动分析和调整芯片设计以避免串绕噪声，串绕延迟及电迁移等信号完整性问题，消除了传统解决方案所带来的繁杂的版图后分析和修正的迭代过程。

　　主要特点：

　　1、采用专利的2Pi模型及先进的过滤机制准确分析串绕噪声；

　　2、自动信号翻转率均衡及时序窗口算法分析、避免串绕延迟；

　　3、多种手段进行串绕修正，如Buffer insertion, Gate sizing, Track
reodering, Wide-spacing routing, shield routing等；

　　4、信号电迁移的分析及修正；

　　5、丰富且直观易用的信号完整性分析报告



〓 Blast Plan

　　Blast Plan是用于大规模集成电路和片上系统（SoCs）层次化设计，它与Blast Fusion共同组成一体化设计流程。

　　主要特点：

　　1、平衡Blast Fusion的高容量和顶层模块数最小化，更早作布局规划，更早预见时序收敛性；

　　2、整个层次化方法支持“自底向上和自顶向下”的流程；

　　3、独特的“GlassBox” 抽取技术使得层次化设计可完成精确的串扰和噪声建模、天线效应的修补；

　　4、“Gain-based”评估技术提供非常精确的时序预算；

　　5、利用门级、RTL级、宏单元和“Black Box”单元的网表进行早期设计规划；

　　6、易用的GUI界面有益于层次规划；

　　7、管脚最优化以满足设计的时序收敛和布通率；

　　8、通过全流程单一的增量式提取和时序分析达到“构造即正确的”时序设计流程。



〓 Bail Rail

　　提供功耗完整性的解决方案，将功耗完整性分析贯穿于整个设计流程。

　　主要特点：

　　1、准确、内嵌的功耗分析；

　　2、快速、准确的电压降分析；

　　3、灵活的早期分析；

　　4、电迁移效应分析；

　　5、电压降效应对时序的影响；

　　6、大规模的设计容量，支持层次化设计（>20M）；

　　7、文本及图形化的结果显示；

　　8、与Blast Fusion紧密结合，完成低功耗设计；

　　9、与第三方工具接口，支持业界标准格式的文件