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shaoziyang
2015-6-5 15:38
我这里还是不能直接签到,需要按照网友“淡然一生”的方法,先进个人信息中心才行。
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用户1696769
2015-6-2 09:01
Chrome现在是不是好了?我这边测试OK了
回复
shaoziyang
2015-5-30 00:08
这个方法果然可以,多谢!
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用户1739561
2015-5-29 08:19
你可以先点到个人信息中心,再点击签到
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残弈悟恩
2015-5-28 15:48
问题+1
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shaoziyang
2015-5-28 11:12
是的,用Chrome,试过IE和Opera也一样不行。
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用户435334
2015-5-28 10:05
楼主也和我一样用的谷歌浏览器吗?我也是签到好几次都没有反应...换其他浏览器又可以,怪事!
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用户1696769
2015-5-28 10:00
谢谢反馈,我们查看一下原因。
回复
markman_368591939
2012-10-21 08:29
我一个设计有2个时钟:clk1,20MHz和clk2,40MHz 其实这2个时钟,是由板上PLL产生的,已经由布线保证其上沿对其。 2个时钟同时给PFGA,SDC里面如何约束?
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用户120485
2012-3-9 11:30
对于set_input_delay 和set_output_delay 还是有一些疑问。其中的一个就是:reference clock的选择上,在约束input/output delay的时候,参考时钟如何选择呢?altera的一些文档中,提到了virtual clock等等。这一块是不是参考时钟的选择是很灵活的呢? 选择不同的时钟参考点,是否估算output delay和input delay就不一样了?
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