原创 【博客大赛】在linux下更新Micropython固件

2016-6-6 23:32 947 16 16 分类: MCU/ 嵌入式 文集: MicroPython
  • 首先需要安装Linux版本的arm gcc工具链
    https://launchpad.net/gcc-arm-embedded
  • 安装python的USB驱动库
    sudo apt-get install python-usb python3-usb
  • 编译MicroPython的源码,产生目标文件
    make BOARD=XXXXX
  • 使开发板进入DFU模式(BOOT0-》VCC)
  • 写入固件
    make BOARD=XXXXX deploy


也可以使用dfu-util写入固件

  • 安装dfu-util
    sudo apt-get install dfu-util
  • 写入固件
    make BOARD=XXXXX deploy USE_PYDFU=0

 

文章评论1条评论)

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用户593939 2016-6-8 22:49

参考和学习了

ash_riple_768180695 2010-6-21 10:17

使用哪种synthesis attribute是和综合工具有关的。不同的综合工具支持的attribute关键词可以是不同的,同一个综合工具也可以支持多个等价的attribute关键词。VHDL中的variable可以看作与verilog中的wire等价。wire如果不被连接到端口,就会被综合掉了,使用上述attribute也不起作用。可以考虑把wire连接到模块的输出端口,然后把这个悬空的端口属性设置为virtual pin,就可以在SignalTap II 中保留。

用户234413 2010-6-15 15:52

我想问一下 在verilog中,保留reg中是用 /*synthesis preserve=1*/; 但是我也在保留reg中用到过 /*synthesis noprune*/;而且确实可行,这两者功能都一样么?有没有什么区别呢? 另外我想用SIGNALTAP II观测VHDL中的variable变量又该怎么办呢?

用户1278632 2010-2-6 09:29

“谢谢你的评论,我刚刚发现,对于一些没有驱动任何逻辑的reg或wire,仅仅采用编译指示语句是不行的,还是要连接到一个空端口才能被保留。希望对你有帮助。” 说得很对,这一点我也验证了

ash_riple_768180695 2009-11-4 15:45

越辩越明!

用户505573 2009-11-4 11:34

“谢谢你的评论,我刚刚发现,对于一些没有驱动任何逻辑的reg或wire,仅仅采用编译指示语句是不行的,还是要连接到一个空端口才能被保留。希望对你有帮助。” 是啊,一些用于调试的逻辑(比如调试用的计数器)还是要接到端口上的,用这种方式不行的

用户1166636 2008-4-18 10:18

一语点醒梦中人!

用户1319511 2008-3-25 18:12

谢谢! 我发现这点确实有帮助!

ash_riple_768180695 2008-1-17 09:02

是的。还有一点:注释一定要在分号前边。

用户128735 2008-1-16 21:08

呵呵,客气了。经常看你的博客,受益匪浅,不时冒个泡也算表示感谢了。另外也是把自己实践过的结果贴上来给其他兄弟参考。

关于这个我试了一下:

In Verilog:
    wire my_wire /* synthesis keep = 1 */:

为什么末尾是冒号啊?我这样写编译通不过,改成分号就好了。

你贴的那个文件上也是这么写的,是不是Altera写错了?

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