原创 High-Speed Digital Design--第二章解读（1）

        最近事情很烦，又是换课题，股市也不太平，又是饭局，学业是荒废了。看完这一章前后共花了5天，天哪，以这样的速度，估计毕业前只能看完这本书了。嘿嘿，该仔细的还是不能马虎，也不能光图速度阿。

        把第二章，我认为比较重要的摘录如下，以后也可以拿来看看。

Chapter 2：High-Speed Properties of Logic Gates

开头指出功耗、速度和封装的重要性，而且这三者间存在tradeoff，接下来列举了wire spring relay 的例子来说明（不知道是什么东东）。

2.1 说明了wire spring relay

2.2 功耗：指出很多元器件的datasheet给出的typical supply current （Icc），Icc没有考虑到负载很重和高度运转时的情况，因此实际消耗电流会比Icc大很多。

     电源消耗分为四部分：Input power，internal dissipation ，drive circuit dissipation，output power，每部分又分为动态和静态。input power是输入级上的耗电，internal dissipation是无负载时电路内部耗电，drive circuit dissipation是带负载时驱动电路的耗电，output power很清楚的。

    2.2.1 动态vs静态 功耗：计算静态功耗时一般是两种状态的功耗平均一下，当然也可以采用权重的方法，如果在一种状态的时间比较长的话；

   2.2.2 驱动容性负载时的动态功耗：power=FC sqrt（V）  ，功耗以热的形式消耗在驱动电路上；

   2.2.3 active power due to overlapping bias current：采用推挽输出电路时，在P管下连接一个二极管可以改善p管和n管同时导通的情况。在肖特基TTL以前，TTL基极存储电量的缓慢放电导致overlap 的出现。每个周期overlap电流的能量是一定的，频率越高，overlapping 电流功耗越大。由于overlap电流的出现，TTL电路不适宜用于线性信号处理，ECL电路在这方面有优势。

  2.2.4 Input Power：four logic family：CMOS /TTL/ECL/GaAs，其中input power CMOS最低

  2.2.5 internal Dissipation：无负载时测试各个状态时功耗，然后平均化，得到Pquiescent，Kactive=（Ptotal-Pquiescent）/F，在多个cycling测试得到Ptotal。CMOS电路的internal power和frequency基本成正比。有些CMOS器件采用等效电容Cpd来表示internal power dissipation。这个模型把内部电容和overlap bias current集中起来，虽然overlap bias current的功耗并不与电压成平方关系。

  2.2.6 Drive circuit  dissipation：四种驱动电路类型，推挽输出/射极跟随/集电极开路/电流源

    2.2.6.1 推挽输出的静态功耗：公式很简单，不列出来了；

   2.2.6.2 推挽输出的动态功耗：推挽输出的一个优点是输出摆幅大。文中举了个由于多个bus导致RC延迟时间增大的例子，值得注意。

   2.2.6.3  射极跟随输出电路的静态功耗：公式很简单。改变射极跟随电路接地电位的值，对于功耗和速度都没有影响，不同的是：低电压可以省去独立的power supply，较高的电压由于采用较低的电阻，有利于阻抗匹配。

   2.2.6.4  Split pull-down terminations：就是用一个电阻接Vee，一个电阻接Vcc的方法替代一个电阻，有利于阻抗匹配；

   2.2.6.5  射极跟随电路的动态功耗：下拉电阻的功耗往往比给负载电容充电的动态功耗大很多，这条对ECL系统适用，对于集电极开路/电流源输出，也是一样。

   2.2.6.6  TTL和CMOS开漏输出的功耗：静态功耗的计算类似于射极跟随的情况；BTL family集成了肖特基二极管，输出电容低是BTL的主要优势。而推挽输出必须有一个反偏的be结，输出电容就很大。

内容有点多，把它分成两部分。