原创 VHDL TESTBENCH 生成（网页上生成）

 2009-7-14 09:23  3477 5 5 分类: FPGA/CPLD

Just copy your ENTITY in the textbox below and decide if you want to get a Synopsys VSS-Startfile and a VSS-Tracefile.

The ENTITY must be written in correct VHDL syntax!

VHDL Code from the entity:

Generate Synopsys VSS-Startfile and VSS-Tracefile? 
  yes(y) or no(n)?:

复制VHDL代码到框中，点击submit 生成VHDL TESTBENCH

地址：http://www.vhdl-online.de/TB-GEN/ent2tb1.htm

或者在主页 http://www.vhdl-online.de/
左边栏中选择testbench generator

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