原创 VLSI设计随笔（2）

VLSI设计随笔（2）<?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />

3、SoC中时钟和复位的设计

这一段太忙，心情也有一点烦躁，一直没有写新的内容。今天有点时间，加上一些。

在SoC的设计中，时钟和复位必须单独考虑，需要画出系统中复位和时钟的结构图。一般需要遵循以下几个原则：

（1）、复位模块和时钟模块单独设计，不要和其他的模块混合一起。

（2）、复位信号要和时钟同步

（3）、不同的时钟之间也要考虑同步问题

（4）、时钟模块一般不要用RTL设计，直接用Gate来设计。

首先说复位信号，复位有异步复位和同步复位两种，但是从用户的角度看，应该采用异步复位。因为供给到SoC的复位信号一般是由RC电路或专用的复位芯片（例如MAX811）提供的。和时钟不同步。所以在SoC中要考虑复位和时钟的同步。其实说根本，就是控制复位信号的release。否则无法保证SoC中的所有FF的初始状态。例如FF可能在时钟的上升沿前刚刚完成复位，也可能在上升沿后完成复位，很容易出现各种错误。

典型的解决方法如图：rst_sync.jpg

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波形图如下：