原创 全局时钟！

很多文档都提到FPGA设计中的时钟必须是pll产生的全局时钟，其他的时钟信号都会带来诸如抖动等问题。此言不虚，但是一直理解不深刻。

最近的一个设计中，FPGA与外部CPU通信，CPU输入了一个时钟给FPGA用于数据交换。PCB上没有把这个时钟连接到全局时钟输入引脚，因此也不能使用pll来锁定这个时钟。结果数据传输总是有莫名其妙的错误，检查了好久好久，最后尝试一下数据交换的时钟由FPGA的pll来提供，一切问题都OK了！

这次理解深刻了，FPGA的一切时钟都应该由pll产生！