读SRAM时序约束分析

分析了SRAM的IO计算，但是没有讲如何具体的计算和TimeQuest的设置。

有关IO的设置有2个命令：Set Input Delay 和Set Output Delay，都是设置外部数据相对于时钟的延迟，Altera的资料“Constraining and Analyzing Timing for Source Synchronous Circuits with TimeQuest”详细讲述了对SDRAM的约束，但是SRAM有一个问题，这种异步操作中，没有clock，

网上有的建议把address的每个引脚都设为clock（set generated clocks）, sram data 相对于这些clock来设置input/output delay。但是这样作很繁琐，不知有没有更好的办法？

以input delay为例，需要设置max,min 2个delay如下：

Max input delay = Max data PCB delay + t CO ext device – min address PCB delay  

t CO ext device = 1 address clk + t OHA

Min input delay = Min data PCB delay + t CO min ext device – max address PCB delay

t CO min ext device = tAA

如果有误，请多多交流。